[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

工业需求要求IC电路具有更高的密度并由此减小MOS晶体管的尺寸。然而，MOS晶体管的缩小导致了两个众所周知的寄生效应的出现，即，随着栅极长度的减小而出现的短沟道效应和漏致势垒降低效应，易于恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。从物理上，上述效应可以解释为：当晶体管关断时(栅极电压为零)，非常小的器件中的源/漏区的静电影响或在沟道区上向漏极施加的电压降低了沟道中电子或空穴的能量势垒，并且导致较高的关断电流。

为了控制短沟道效应，人们不得不向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；而且用来向沟道中掺杂杂质的分布也存在很难控制陡度的问题，容易造成严重的短沟道效应；栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大；关键尺寸不断缩小，易于导致源漏区电阻的不断增大和器件的功耗越来越大。

应变硅技术可以有效地控制短沟道效应，已有使用应变硅作为衬底的MOS晶体管，其利用硅锗的晶格常数与单晶硅不同的特性，使硅锗外延层产生结构上应变而形成应变硅。由于硅锗层的晶格常数比硅大，这使得沟道区中产生机械应力，而造成载流子移动性改变。在FET中，拉应力能够提高电子迁移率，降低空穴迁移率，可以有利地提高NMOS的性能；而压应力可以提高空穴迁移率，降低电子迁移率，可以有利地提高PMOS的性能。

但是，传统的硅锗应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变，无法有效提升半导体器件的工作性能。

发明内容

为了解决上述问题，本发明提供了一种半导体结构及其制造方法，利于抑制短沟道效应，以及向沟道提供最优的应力。

根据本发明的一个方面，提供了一种半导体结构的制造方法，该制造方法包括以下步骤：

a)提供衬底，在该衬底之上形成第一半导体层，在该第一半导体层之上形成第二半导体层，在该第二半导体层之上形成栅堆叠以及围绕该栅堆叠的第一侧墙；

b)去除位于所述栅堆叠两侧的所述第二半导体层，形成器件堆叠；

c)在所述器件堆叠的两侧形成第二侧墙，并去除位于所述器件堆叠两侧的部分所述第一半导体层，保留一定厚度的第一半导体层；

d)在所述器件堆叠的宽度方向上的部分区域中，去除位于所述器件堆叠两侧的所述第一半导体层，以暴露所述衬底；

e)在所述器件堆叠的宽度方向上的所述部分区域中，在第二侧墙以及器件堆叠的两侧边缘下方形成连接衬底的支撑隔离结构；

f)去除剩余的所述第一半导体层，在所述器件堆叠下方形成空腔；

g)去除所述第二侧墙，并在所述器件堆叠的两侧形成源/漏区，其中，该源/漏区中的应力沿高度方向由下至上先逐步增加再逐步降低。

根据本发明的另一个方面，还提供了一种半导体结构，包括衬底、栅堆叠、侧墙、基底区、源/漏区以及支撑结构，其中：

所述基底区位于所述衬底上方并通过空腔与所述衬底之间隔离；

所述支撑隔离结构位于所述空腔的两侧，其中，部分所述支撑隔离结构与所述衬底相连接；

所述栅堆叠位于所述基底区之上，所述侧墙环绕所述栅堆叠；以及

所述源/漏区位于所述栅堆叠、基底区和支撑隔离结构的两侧，其中，该源/漏区中的应力沿高度方向由下至上先逐步增加再逐步降低。

与现有技术相比，采用本发明提供的技术方案具有如下优点：

(1)在沟道两侧存在具有渐变应力的源/漏区，该源/漏区中的应力沿高度方向由下至上先逐步增加再逐步降低，从而使器件沟道区中的应力最大化。其中，对于PMOS器件，源/漏区的材料为SiGe，Ge元素的比例在5%-75%的范围内并且沿高度方向由下至上先逐步增加再逐步降低；对于NMOS器件，源/漏区的材料为Si:C，C元素的比例在0.1%-3%的范围内并且沿高度方向由下至上先逐步增加再逐步降低。

(2)由于形成的沟道其厚度较薄，且在沟道和衬底之间形成空腔，所以有利于抑制短沟道效应；此外，由于沟道下方是空腔，所以利于位于沟道两侧的源/漏区中的应力尽可能地作用于沟道，从而有效地提升了应力对沟道载流子迁移率的影响，增强对沟道性能的控制作用，进而可以更好地抑制和控制短沟道效应。

附图说明