[发明专利]一种导电沟道制作方法

说明书

技术领域

本发明涉及半导体器件的制作技术，特别涉及一种导电沟道制作方法。

背景技术

目前，半导体制造工业主要在硅衬底的晶片（wafer）器件面上生长器件，例如，金属氧化物半导体场效应晶体管（Metal-Oxide Semiconductor Field Effect Transistor，MOS），MOS器件结构包括有源区、源极、漏极和栅极，其中，所述有源区位于半导体硅衬底中，所述栅极位于有源区上方，所述栅极两侧的有源区中进行离子注入形成源极和漏极，栅极下方具有导电沟道，所述栅极和导电沟道之间有栅极电介质层，如图1所示。根据离子注入的不同类型，空穴型金属氧化物半导体场效应晶体管（PMOS）和电子型金属氧化物半导体场效应晶体管（NMOS）。

多年以来，沿着摩尔定律提供的途径，人们一直采用对MOSFET进行等比例微缩来增加器件速度，然而随着MOSFET尺寸的缩小，常规的等比例微缩方法遇到了以短沟道效应为核心的一系列问题。为了解决上述问题，人们不断提出新的制造技术，例如应变工程技术。目前得到应用的应变工程技术主要有：沉积具拉应力或者压应力的氮化硅（SiN）覆盖层的应力记忆技术（Stress Memorization Technique，SMT）；在浅沟槽隔离（STI）和金属化前电介质（PMD）结构中增加拉伸或压缩型应力的氧化物层，以及锗硅（SiGe）外延层填充刻蚀或升高的源漏极204区域，以及近年来提出的三维晶体管FinFET。但是，如何提高MOS器件的性能，一直是个技术难点。

发明内容

有鉴于此，本发明提供一种导电沟道形成方法，能够提高载流子迁移率。

本发明的技术方案是这样实现的：

一种导电沟道制作方法，应用于金属氧化物半导体场效应晶体管制作，该方法包括：

提供一半导体基体，所述半导体基体上具有虚拟栅极和环绕所述虚拟栅极的侧墙，以所述虚拟栅极和侧墙为遮蔽，在所述半导体基体中形成源极和漏极；

在所述半导体基体上沉积介质层，所述介质层覆盖所述虚拟栅极、侧墙以及源极和漏极表面；

化学机械研磨所述介质层直到露出所述虚拟栅极表面；

刻蚀去除所述虚拟栅极形成栅极窗口；栅极窗口中刻蚀硅衬底形成Σ型沟槽，所述Σ型沟槽的两边侧壁分别延伸至所述源极和漏极中；

在所述Σ型沟槽中填充硅化物形成Σ型导电沟道。

所述半导体基体是硅衬底。

所述半导体基体是位于半导体衬底上的鳍片，所述虚拟栅极是所述鳍片顶部的栅极。

所述半导体衬底是体硅或者绝缘层上硅SOI。

所述Σ型沟槽的高度是10到200纳米。

所述硅化物是碳化硅或锗化硅。

所述填充硅化物的方法是多步外延，Σ型导电沟道中非硅元素占所述硅化物的摩尔分数百分比范围是5％～35％。

所述Σ型导电沟道中非硅元素占所述硅化物的摩尔分数分布规律是中部大于边缘。

从上述方案可以看出，本发明提出一种导电沟道制作方法，在半导体基体中形成延伸到源极和漏极之中的Σ型导电沟道，一方面，Σ型导电沟道中多步外延生长锗化硅或碳化硅，另一方面，Σ型导电沟道边缘的非硅元素掺杂浓度小于中部的非硅元素掺杂浓度，从而通过渐变的非硅元素掺杂浓度，降低源漏极与导电沟道界面处的晶格适配形成了异质结，增大了导电沟道中的应力，两者都提高载流子的迁移率。

附图说明

图1为现有技术MOS器件结构示意图。

图2为本发明实施例一MOS器件导电沟道制作工艺的方法流程示意图。

图2a至图2g为本发明实施例一MOS器件导电沟道制作工艺剖面结构示意图。

图3为本发明实施例二FinFET导电沟道制作工艺的方法流程示意图。

图3a至图3g为本发明实施例二FinFET导电沟道制作工艺剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

具体实施例一

结合图2a～2g说明如图2所示的本发明具体实施例一以MOS器件导电沟道制作工艺流程，其具体步骤如下：

步骤21，图2a为本发明MOS器件导电沟道制作步骤21的剖面结构示意图，如图2a所示，在硅衬底200的晶片器件面沉积多晶硅层，第一光刻后刻蚀多晶硅层形成虚拟栅极（dummy gate）201。