[发明专利]焊盘和芯片

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种焊盘和芯片。

背景技术

随着集成电路的制作向超大规模集成电路发展，晶片上的电路密度越来越大，所含元件数量不断增加，晶体表面已无法提供足够的面积来制作所需的互连线（interconnect）结构，因此焊盘（pad）是极其重要的连接构件。

现有芯片中多包括地线、电源线、静电隔离环和焊盘等结构，且地线、电源线、静电隔离环和焊盘等均可以由多个金属层组成，根据设计需要使金属层之间通过通孔进行电连接。地线、电源线、静电隔离环和焊盘中包含的金属层数目可以不同，但是其顶层金属层一般都位于同一层。在芯片的上表面还会形成覆盖地线、电源线、静电隔离环和焊盘的钝化层，且会在焊盘对应的钝化层中形成露出焊盘上表面的开口，并在开口中形成导线以实现芯片与外部器件的电连接。

在一个具体例子中，参考图1所示，所述芯片10包括：

电源线20，包括两个金属层，金属层之间通过通孔25实现电连接；

焊盘30，包括两个金属层，金属层之间通过通孔32实现电连接，各金属层的结构均为矩形且尺寸相同；所述焊盘30位于所述电源线20的外围区域；

钝化层（图中未示出），位于电源线20和焊盘30的上表面，所述钝化层与焊盘30对应的位置形成有一开口35，所述开口35的尺寸小于所述焊盘30金属层的尺寸。

焊盘30金属层的宽度W2与开口35的宽度W1有关，开口35的宽度W1又与芯片封装的形式密切相关。但是在现有的封装技术中，对开口35的宽度W1有尺寸要求，如COB（Chip On Board，板上芯片）封装中需要开口35的宽度W1达到75微米，从而使得焊盘30各金属层的宽度W2会接近80微米，最终导致芯片面积会变大很多，降低了电路的集成度。

因此，如何减小芯片的面积以提高集成度就成为本领域技术人员亟待解决的问题之一。

发明内容

本发明解决的问题是提供一种焊盘和芯片，以减小芯片面积，最终提高电路集成度。

为解决上述问题，本发明提供了一种焊盘，包括顶层金属层，所述顶层金属层包括第一区域和第二区域，所述第一区域和第二区域沿宽度方向连接，所述第一区域的形状为矩形，所述第一区域的长度大于或等于所述第二区域的平均长度。

可选地，所述焊盘还包括：位于所述顶层金属层下方的M个金属层，所述M个金属层的尺寸与所述第一区域的尺寸相等，所述M为大于或等于1的整数。

可选地，所述第二区域的形状为矩形。

可选地，所述第二区域的宽度与所述第一区域和第二区域的宽度之和的比值大于或等于十分之一。

可选地，所述第一区域的宽度范围包括20微米~80微米；所述第二区域的宽度范围包括5微米~60微米。

为了解决上述问题，本发明还提供了一种芯片，包括：

位于芯片边缘区域的地线、电源线或静电隔离环，所述地线、电源线或静电隔离环包括顶层金属层和其它金属层；

多个上述的焊盘，所述焊盘位于所述地线、电源线或静电隔离环的外围区域，所述焊盘的顶层金属层和所述地线、电源线或静电隔离环的顶层金属层位于同一层，所述焊盘的顶层金属层形状与所述地线、电源线或静电隔离环对应的顶层金属层形状相匹配。

可选地，所述焊盘的顶层金属层形状为凸字型，对应位置所述地线、电源线或静电隔离环的顶层金属层形状为凹字形。

可选地，所述芯片还包括：位于顶层金属层上表面的钝化层，所述钝化层中包括多个与所述焊盘对应的开口，所述开口同时暴露出对应焊盘的部分第一区域和部分第二区域。

与现有技术相比，本发明技术方案具有以下优点：本发明同时改变了焊盘顶层金属层的形状和位置以及相匹配的电源线、地线或静电隔离环的形状，使焊盘顶层金属层在矩形的第一区域的基础上增加第二区域，两个区域沿宽度方向连接，且保证第一区域的长度不小于第二区域的平均长度，从而在增大钝化层中开口的宽度尺寸的同时，不增加芯片的面积，最终可以提高电路的集成度。

进一步地，由于钝化层中开口的尺寸比较大，在满足COB封装工艺的同时，还可以兼容CSP（Chip Scale Package，芯片级封装）和CLCC（Ceramic Leaded Chip Carrier，有引线陶瓷芯片载体）等其它类型的封装要求。

附图说明

图1是现有技术中芯片的结构示意图；

图2是本发明实施例一中芯片的结构示意图；

图3是本发明实施例一中焊盘的结构示意图；