[发明专利]改善沟槽侧壁扇贝形貌的干法刻蚀工艺方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种改善沟槽侧壁“扇贝”形貌的干法刻蚀工艺方法。 

背景技术

RFLDMOS（射频横向扩散型金属氧化场效应管）的输出功率非常高，特别适合覆盖长距离的无线通讯，目前已经被广泛引入到手提式高功率无线基站PA的应用中。其中，金属钨坠(sinker)被用作连接源和重掺的硅衬底的低电（热）阻通道，这样可将源端直接贴在导电和导热的塑封法兰盘上，降低电阻和内部热阻，实现低成本封装，同时减少源接地的电感，增加共源放大器的RF增益，提高器件性能和减少版图面积。这个通道主要是通过单晶硅深沟槽刻蚀产生的，深沟槽侧壁的光滑度即侧壁“扇贝”形貌（见图1）的大小对后续钨的填充工艺影响很大，过于粗糙的沟槽侧壁会导致金属钨填充前阻挡层Ti/TiN（钛/氮化钛）淀积不均匀，无法起到阻挡金属钨与单晶硅侧壁反应的作用，导致金属钨sinker无法实现。 

发明内容

本发明要解决的技术问题是提供一种改善沟槽侧壁“扇贝”形貌的干法刻蚀工艺方法，它可以提高深沟槽侧壁表面的光滑度。 

为解决上述技术问题，本发明的改善沟槽侧壁“扇贝”形貌的干法刻蚀工艺方法，包括以下步骤： 

1）在硅衬底上涂布光刻胶，曝光图形，形成用于填充钨的深沟槽，并定义钨通道的尺寸； 

2）在70～160毫托高压下，在光刻胶上预淀积一层聚合物，使步骤1）定义的钨通道的尺寸缩小； 

3）预刻蚀聚合物，在步骤2）淀积的聚合物表面打开缺口； 

4）在所述深沟槽侧壁和底部淀积一层聚合物； 

5）利用高能量等离子体交迭进行聚合物干法刻蚀和淀积，进一步加厚深沟槽侧壁的聚合 物，同时减薄或完全打开深沟槽底部的聚合物； 

6）利用高能量等离子体，进行深沟槽的各向异性干法刻蚀，彻底打开深沟槽底部的聚合物，并刻蚀深沟槽底部的单晶硅，形成小单晶硅沟槽； 

7）循环进行步骤4）至6），直至达到所要求的钨通道深度。 

本发明利用刻蚀和淀积交迭步骤来控制沟槽侧壁和底部的聚合物厚度，以对沟槽侧壁进行保护，如此大大降低了沟槽侧壁“扇贝”形貌的幅度，保证了后续金属钨阻挡层淀积的可行性和金属钨sinker的实现。 

附图说明

图1是深沟槽“扇贝”形侧壁的示意图。 

图2是本发明的改善侧壁“扇贝”形貌的干法刻蚀工艺的流程示意图。 

图3是用本发明实施例的干法刻蚀方法形成的深沟槽侧壁的形貌示意图。 

具体实施方式

为对本发明的技术内容、特点与功效有更具体的了解，现结合图示的实施方式，详述如下： 

本发明的改善沟槽侧壁“扇贝”形貌的干法刻蚀工艺方法，是在间歇式干法刻蚀工艺中插入刻蚀和淀积的交迭步骤，对沟槽侧壁进行保护，以减小侧壁表面的扇贝形貌。其具体工艺流程如下（参见图2）： 

步骤1，在硅衬底上涂布光刻胶，进行图形曝光，形成用于填充金属钨的沟槽，并定义钨通道的尺寸大小（宽度为0.5～2μm）。光刻胶的厚度（2～4μm）要尽量的厚，以足够抵挡后续的干法刻蚀及满足通道的深度要求。 

步骤2，在70～160毫托高压下，在光刻胶上用化学气相淀积（CVD）方法预淀积一层含有C、F成分的有机聚合物（厚度0.1～0.5微米），使步骤1形成的钨通道的尺寸缩小，以防止由于长时间刻蚀而导致通道尺寸变大。 

本步骤的淀积条件为：淀积气体以聚合物生成气体C₄F₈为主，上部电极功率为200～800W，下部电极功率为-30V～-180V，淀积时间一般是10～150秒。 

步骤3，预刻蚀聚合物，在步骤2淀积的聚合物表面打开缺口（即钨通道的开口），以利于后续主刻蚀的进行，同时，侧壁的聚合物损失不大，这样能弥补后续刻蚀导致通道扩大的变化量。 

本步骤的刻蚀条件为：刻蚀气体以低选择比刻蚀气体CF₄为主，上部电极功率为500～1000W，下部电极功率为-200V～-400V，压力为10～50毫托,刻蚀时间一般是10～150秒。 

上述步骤2、3是控制钨sinker尺寸大小的步骤。 

步骤4，在步骤1形成的沟槽侧壁和底部用CVD方法淀积一层含有C、F成分的有机聚合物（厚度0.01～0.05微米）。