[发明专利]一种具有多孔结构的双大马士革结构

说明书

技术领域

本发明涉及一种双大马士革结构，尤其涉及一种具有多孔结构的一倍设计规格的双大马士革结构。

背景技术

随着半导体技术节点进程推进，后段1XDD（一倍设计规格的双大马士革结构）工艺要求绝缘层的K值越来越低，以达到良好的绝缘效果，来减小延迟效应。如图1所示，其中SC表示延迟效应，A、B、C、D依次表示采用K值越来越低的材料。

目前业界28nm的1XDD（一倍设计规格的双大马士革结构） 普遍采用ELK ( extra-low dielectric constant，超低介电常数，如（黑金刚石）BDⅢ，其K=2.2)来提高芯片的延迟性能。但是1XDD 的一体（AIO）蚀刻工艺中，由于ULK（整合多孔性超低介电系数氧化层材料）中含有大量的碳掺杂和多孔结构 （Carbon doping and Porosity），等离子体 （Plasma）容易对ELK造成损伤而降低原本干法蚀刻很好的各项异性特点，特别是AIO蚀刻后阶段在沟槽和孔（via）推进过程中，由于via周围在这个阶段没有光阻的阻挡，via上边缘ELK很容易受到等离子体的伤害而产生锥形孔11，如图2所示。

由于28nm设计规则的限制（1XDD采用56nm/56nm结构），这种锥形孔直接导致双孔（dual via）处中间隔离区高度被降低，而且上部形成尖角，不满足电性对孔高（via high）的要求。

因此，本领域的技术人员致力于开发一种能够改善锥形孔结构的具有多孔结构的双大马士革结构。

发明内容

鉴于上述的现有技术中的问题，本发明所要解决的技术问题是现有的技术的会产生锥形孔。

本发明提供的一种具有多孔结构的双大马士革结构，包括从下到上依次形成的金属互连层、刻蚀阻挡层、氧化物层、第一介电绝缘层、第二介电绝缘层、金属层和孔，所述孔设于所述金属互连层和金属层之间，所述第一介电绝缘层的介电常数为2.7~3.0，所述第二介电绝缘层的介电常数为2.1~2.3。

在本发明的一个较佳实施方式中，所述第一介电绝缘层的介电常数为2.9。

在本发明的另一较佳实施方式中，所述第二介电绝缘层的介电常数为2.2。

在本发明的另一较佳实施方式中，所述第一介电绝缘层的材料为BDⅠ，所述第二介电绝缘层的材料为BDⅢ。

在本发明的另一较佳实施方式中，所述刻蚀阻挡层的高度为150±50?，所述氧化物层的高度为100±50?。

在本发明的另一较佳实施方式中，所述第一介电绝缘层的高度为400±50?。

在本发明的另一较佳实施方式中，所述刻蚀阻挡层、氧化物层、第一介电绝缘层、第二介电绝缘层的高度分别为150?、100?、400?、800?。

在本发明的另一较佳实施方式中，所述金属互连层的材料为铜，所述氧化物层为二氧化硅层。

本发明基于等离子体蚀刻对介电常数比较高的绝缘层损害效应较小的特性，用介电常数比较高的第一介电绝缘层代替与孔同高度的一部分低介电常数的第二介电绝缘层来降低孔的锥形效应，从而消除双孔的孔高降低和削尖问题。本发明的结构简单，制作方便，成本较低，可以很方便的改善锥形孔的现象。

附图说明

图1是K值与SC间的关系图；

图2是现有技术形成的锥形孔的结构示意图；

图3是本发明的实施例的结构示意图。

具体实施方式

以下将结合附图对本发明做具体阐释。

如图3中所示的本发明的实施例的具有多孔结构的双大马士革结构，包括从下到上依次形成的金属互连层1、刻蚀阻挡层2、氧化物层3、第一介电绝缘层4、第二介电绝缘层5、金属层6和孔7。孔7设于金属互连层1和金属层6之间。孔7由半导体工艺形成。其中，第一介电绝缘层4的介电常数为2.7~3.0，第二介电绝缘层5的介电常数为2.1~2.3。

本发明基于等离子体蚀刻对介电常数比较高的绝缘层损害效应较小的特性，用介电常数比较高的第一介电绝缘层代替与孔同高度的一部分低介电常数的第二介电绝缘层来降低孔的锥形效应，从而消除双孔的孔高降低和削尖问题。本发明的结构简单，制作方便，成本较低，可以很方便的改善锥形孔的现象。

如图3中所示，在本发明的实施例中，优选第一介电绝缘层4的材料为BDⅠ，介电常数为2.9；并优选第二介电绝缘层5的材料为BDⅢ，介电常数为2.2。