[发明专利]一种半导体器件的漏电测试结构及测试方法

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的漏电测试结构及测试方法。

背景技术

随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的时钟速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。这些改进对于单个器件的寿命影响非常大，可能造成局部区域的脆弱性增加、功率密度的提高、器件的复杂性增加以及引入新的失效机制，同时较小的容错空间意味着寿命问题必须在设计的一开始就必须考虑，并且在器件的开发和制造过程中一直进行监控和测试，一直到最终产品的完成。

目前对半导体器件的监控和测试一般包括对具有特定封装形式的器件进行各种电学性能测试和工艺可靠性测试，目前大都采用静态随即存取存储器（简称为静态随机存储器或者Static RAM，SRAM）作为评估电学性能的测试平台，随着SRAM单元尺寸变的越来越小，特别是当器件尺寸降到28nm级别时，在后段制程中金属尺寸以及空隙大小对于器件制备中超低K材料的使用以及空隙的填充具有关键影响，SRMM测试结构通常如图1所示，所述测试可以很容易发现电流泄露问题，但是在判断那一层出现问题导致电流泄漏时变的非常困难，从第一金属层底部到接触孔之间的空隙也可能会导致电流泄露，但是对于28nm级别器件现有技术中没有对第一金属层底部到接触孔之间的空隙进行检测的方法，而且对于所述空隙大小的定义也没有标准和规则。

现有技术中还可以选用梳状和梳状交错（Comb to comb structure）结构进行测试，所述测试是通过所述Comb to comb结构中梳齿之间的电容来确定是否发生击穿、电流泄露问题，但是所述方法仅仅适用于同层之间的测试，因此所述方法的适用收到很大的限制。

现有技术中的各种测试方法都存在很多问题，或适用性太差或者测试过程中的其他影响因素较多，很难对测试结果进行分析评价，得不到准确测试结果，因此，需要有更加有效地测试结构及方法，以保证在器件测试过程中的稳定性。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的漏电测试结构，包括：

氧化物材料层；

位于所述氧化物材料层上方的至少一个接触孔；

位于所述至少一个接触孔上方的第一金属层，所述第一金属层包括至少一个第一导电沟槽和至少一个第二导电沟槽，其中所述第一导电沟槽和所述接触孔电连接；

位于所述第一金属层上方的第二金属层，所述第二金属层具有至少一个第一导电梳状结构和至少一个第二导电梳状结构，所述第一导电梳状结构具有至少一个第一导电梳齿，所述第二导电梳状结构具有至少一个第二导电梳齿，所述第一导电梳状结构与第二导电梳状结构相对设置，并且所述第一导电梳齿和所述第二导电梳齿相互交错，其中，所述第一导电梳齿和所述第一导电沟槽通过第一通孔电连接，所述第二导电梳齿和所述第二导电沟槽通过第二通孔电连接。

作为优选，所述第一导电沟槽和第二导电沟槽之间的距离大于或等于0.1um。

作为优选，所述第一导电梳齿和所述第二导电梳齿之间的距离大于或等于0.1um。

作为优选，所述第一导电沟槽和第二导电沟槽的面积大于或等于0.1um²。

作为优选，所述第一导电梳齿和所述第二导电梳齿的宽度大于或等于0.3um。

本发明还提供了一种基于上述漏电测试结构的测试方法，包括：改变所述接触孔和所述第二导电沟槽之间距离，同时测定每个距离下所述第一导电梳状结构和第二导电梳状结构之间的电容，以此确定所述接触孔和所述第二导电沟槽之间的安全距离。

作为优选，所述方法应用于与时间相关电介质击穿的相关测试。

作为优选，所述方法中可以任意选择第二金属层中的多个导电梳齿进行测试。

本发明所述测试结构为了避免其他因素的影响，将所述的接触孔设置于氧化物材料层上，从而消除现有技术中可能会对测量结果造成影响的隐患，采用梳状和梳状交错（Comb to comb structure）结构来测试不同层之间的漏电情况，同时进一步对所述的结构中的导电沟槽的大小进行限定，从而消除了现有技术中可能引起漏电的因素，从而使得测量过程更加容易控制、找出漏电位置。