[发明专利]电子装置及其制造方法有效
申请号: | 201210251118.2 | 申请日: | 2012-07-19 |
公开(公告)号: | CN103367288A | 公开(公告)日: | 2013-10-23 |
发明(设计)人: | 江柏兴;胡平正;蔡裕方 | 申请(专利权)人: | 日月光半导体制造股份有限公司 |
主分类号: | H01L23/488 | 分类号: | H01L23/488;H01L21/60 |
代理公司: | 北京市柳沈律师事务所 11105 | 代理人: | 陈小雯 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 电子 装置 及其 制造 方法 | ||
技术领域
本发明涉及一种半导体元件封装,且特别是涉及具有一导线架的半导体元件封装及其制造方法。
背景技术
四方扁平无引脚封装(QFN)是一种半导体封装技术,因具有较短的信号传递路径及相对较快的信号传递速度,故四方扁平无引脚封装适用于高频传输(例如射频频带)的芯片封装,且已在无线领域封装应用上逐渐普遍。
在四方扁平无引脚封装的一制造方法中,提供了具有多个芯片座及多个引脚的一导线架。多个芯片经由接合引线电连接至导线架的这些引脚。这些引脚、接合引线与芯片被模制化合物(molding compound)或包覆材料(encapsulant)封装与保护,并且这些引脚的底部暴露于封装材料之外,用以电连接至例如印刷电路板的一外接装置。此结构可被分割出个别的四方扁平无引脚封装。
四方扁平无引脚封装在配置于印刷电路板的表面之后,利用一落摔测试来评估在四方扁平无引脚封装与印刷电路板之间焊料连接件的可靠度。经落摔测试后,位于四方扁平无引脚封装角落的焊料连接件通常会破裂。因此,需要增加位于角落的焊料连接件的强度。
发明内容
为解决上述问题,本发明的一实施例包括一种电子装置,电子装置包括一半导体元件封装。半导体元件封装包含一芯片座、设置于芯片座旁的多个引脚及设置于芯片座旁的多个强化元件。各强化元件具有一实质上为三角形的外表面及三个侧表面。半导体元件封装还包含设置于芯片座且电连接于这些引脚的一芯片,以及包覆芯片、这些引脚的至少一部分及这些强化元件的至少一部分且暴露各强化元件的至少两个侧表面的一封装本体。被暴露的这些强化元件的这些侧表面与封装本体的侧表面共平面。电子装置还包括一基板,基板包含对应于这些引脚的多个第一接垫及对应于这些强化元件的多个第二接垫。电子装置还包括多个第一焊料连接件,设置于这些第一接垫与这些引脚之间。电子装置还包括多个第二焊料连接件,设置于这些第二接垫与这些强化元件之间。各第二接垫的一表面积大于所对应的强化元件的一表面积。这些第二焊料连接件接触这些强化元件的这些侧表面。
本发明的另一实施例包括一种电子装置,电子装置包括一半导体元件封装。半导体元件封装包含一芯片座及设置于芯片座旁的多个引脚。半导体元件封装还包含对称地设置于芯片座旁的多个强化元件。各强化元件包含实质上为矩形的多个内表面及多个外表面。半导体元件封装还包含设置于芯片座且电连接于这些引脚的一芯片,以及包覆芯片、这些引脚的至少一部分及这些强化元件的至少一部分且暴露各强化元件的至少一侧表面的一封装本体。被暴露的这些强化元件的这些侧表面与封装本体的侧表面共平面。电子装置还包括一基板,包含对应于这些引脚的多个第一接垫及对应于这些强化元件的多个第二接垫。电子装置还包括设置于这些第一接垫与这些引脚之间的多个第一焊料连接件。电子装置还包括设置于这些第二接垫与这些强化元件之间的多个第二焊料连接件。这些强化元件包含设置于封装本体的多个角落的多个第一强化元件部分以及设置于封装本体的各边的中央的多个第二强化元件部分。这些第二焊料连接件接触这些强化元件的这些侧表面。
本发明的另一实施例包括一种电子装置的制造方法,包括提供一半导体元件封装。半导体元件封装包含一芯片座、环绕芯片座的多个引脚、环绕芯片座的多个强化元件。半导体元件封装还包含设置于芯片座且电连接至这些引脚的一芯片以及包覆芯片、部分这些引脚及部分这些强化元件且暴露各强化元件的至少一侧表面的一封装本体。这些强化元件的侧表面与封装本体的侧表面共平面。电子装置的制造方法还包括提供一基板。基板包含对应于这些引脚的多个第一接垫及对应于这些强化元件的多个第二接垫。电子装置的制造方法还包括通过多个第一焊料连接件及多个第二焊料连接件将半导体元件封装配置于基板。这些第一焊料连接件设置于这些第一接垫及这些引脚之间。这些第二焊料连接件设置于这些第二接垫与这些强化元件之间。各第二接垫的区域大于其对应的强化元件的区域。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附附图作详细说明如下。
附图说明
图1A是依照本发明的一实施例的一种半导体元件封装的底面示意图;
图1B是图1A的半导体元件封装沿1B-1B线段的剖面示意图;
图1C是图1A的半导体元件封装沿1C-1C线段的剖面示意图;
图1D是图1A的半导体元件封装设置于印刷电路板表面后的剖面示意图;
图2是依照本发明的另一实施例的一种半导体元件封装的底面示意图;
图3是依照本发明的另一实施例的一种半导体元件封装的底面示意图;
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