[发明专利]半导体元件的制造方法及半导体元件

说明书

技术领域

本发明涉及一种记忆元件的制造方法，特别是涉及一种以氧化物致密化处理多晶硅层间介电层(interpoly dielectric，IPD)来增进可靠度的半导体元件的制造方法及半导体元件。

背景技术

在本领域中，非挥发性记忆元件，例如可抹除可编程只读记忆体(EPROM)、电性可抹除可编程只读记忆体(EEPROM)及快闪抹除可编程只读记忆体(flash EPROM)(例如：NAND/NOR型快闪记忆体)为人们所熟知。一般而言，非挥发性记忆体包括作为储存单元的一组晶体管。每个晶体管包括源极或漏极，其形成于n型或p型半导体基底的表面上；绝缘层，其形成于源极及漏极之间的半导体基底的表面上的；浮置栅极，其设置于绝缘层上用以保持电荷；绝缘介电层，其形成于浮置栅极上，用来与浮置栅极绝缘，并藉此使浮置栅极留住电荷；以及控制栅极，其设置于绝缘介电层上。当浮置栅极及控制栅极都以多晶硅制成时，位于这两层之间的绝缘介电层有时称为多晶硅层间介电层。多晶硅层间介电层可以不是氧化物(例如：氧化硅)，但其材料经常是氧化物/氮化物/氧化物复合层(ONO composite)。

二进位资料的一个位元是以高或低准位电荷储存于每个记忆胞的浮置栅，其中高准位电荷对应到第一资料值(例如1)，低准位电荷对应到第二资料值(例如0)。由于储存于浮置栅极中的资料值是储存于浮置栅极的电荷的大小的函数，因此，浮置栅极的电荷损失或增加将会改变储存于记忆单元中的资料值。因此，对非挥发性记忆元件的运作来说，每个浮置栅极能长期保存电荷是非常重要的。

浮置栅极保存电荷的能力主要取决于用来与浮置栅极绝缘的多晶硅层间介电层。为了防止电荷损失，此多晶硅层间介电层必须具有高崩溃电压。例如，在程序化时，在浮置栅极施以高电位，多晶硅层间介电层必须具有够高的崩溃电压以阻止电子从浮置栅极移动到控制栅极。

当电荷注入浮置栅极时，多晶硅层间介电层必须能避免电荷从浮置栅极泄漏。电荷泄漏的发生通常是因为介电层中具有缺陷。因此多晶硅层间介电层具有高度的结构完整性是非常重要的，而高度的结构完整性一般是与孔洞的低浓度相关。

电荷以许多方式转移至浮置栅极，例如雪崩型注入(avalanche injection)、通道注入(channel injection)、及傅勒-诺德翰穿隧(Fowler-Nordheim tunneling)。一般较佳的情况为：记忆元件在浮置栅极及控制栅极之间具有高栅极耦合比(gate coupling ratio，GCR)。栅极耦合比是浮置栅极及控制栅极之间的电容函数，因此与多晶硅层间介电层的厚度有关。为使栅极耦合比最大化，元件产生的热量最小化，较佳的是将多晶硅层间介电层的厚度最小化。然而，随着多晶硅层间介电层厚度的减少，例如薄化的多晶硅层间介电层，因为介电层中的缺陷而造成的电荷泄漏通常会增加。

由此可见，上述现有的半导体元件的制造方法及半导体元件在制造方法、产品结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法及产品又没有适切的方法及结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件的制造方法及半导体元件，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的主要目的在于，克服现有的半导体元件的制造方法及半导体元件存在的缺陷，而提供一种新的半导体元件的制造方法及半导体元件，所要解决的技术问题是使其通过对绝缘介电层进行氧化物致密化处理，以提高其可靠度，实现了在不增加介电层的物理厚度及电性厚度的基础上改善介电层的品质，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件的制造方法。此方法包括提供基底，并在基底上形成第一导体层。此方法也包括在第一导体层上形成间介电层。关于形成此介电层的步骤，包括形成氧化物致密化氧化硅层，以及在介电层上形成第二导体层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件的制造方法，其中所述氧化物致密化氧化硅层的氧对硅的比值为1.5至2.5之间。

前述的半导体元件的制造方法，其中形成氧化物致密化氧化硅层的方法可包括形成氧化硅层，并对氧化硅层进行氧化物致密化处理，以形成氧化物致密化氧化硅层。