[发明专利]沟槽型功率MOSFET及其制备方法

说明书

技术领域

本发明属于沟槽型功率MOSFET（金属-氧化物-半导体场效应晶体管）技术领域，涉及一种栅沟槽结构正下方的漂移层通过单独的外延生长过程形成来降低该区域的电阻率的沟槽型功率MOSFET及其制备方法。

背景技术

沟槽型功率MOSFET是一种常见的功率型器件，其是大电流开关主流器件之一，广泛应用于高压大电流情况下，例如，应用于同步整流中。而沟槽型功率MOSFET的导通电阻是其非常重要的参数之一，例如，在同步整流应用中，导通电阻越小，能量转换效率越高。因此，本领域不断追求减小沟槽型功率MOSFET的导通电阻。

沟槽型功率MOSFET中一般包括漂移（drift）区，其电阻的大小对沟槽型功率MOSFET的整个导通电阻影响非常大。因此，减小漂移区在器件导通时的电阻有利于减小沟槽型功率MOSFET的导通电阻。

美国专利号为US7202525B2、名称为“Trench MOSFET with Trench Tip Implants”的专利中，也提出了减小漂移区的电阻的方法，即漂移层中的沟槽末端（Trench Tip）结构通过离子注入形成，并通过离子注入掺杂降低其电阻率。但是，该专利的制备方法及其结构中，沟槽末端（Trench Tip）是通过离子注入掺杂构图形成，而受离子注入工艺方法特征的限制，离子注入的深度有限，并且特别是在注入半径和质量较大的掺杂原子时，难以形成高掺杂浓度的沟槽末端。因此，这种结构在降低漂移区的导通电阻方面有限。

发明内容

本发明的目的在于，降低沟槽型功率MOSFET的导通电阻。

为实现以上目的或者其他目的，本发明提供以下技术方案。

按照本发明的一方面，提供一种沟槽型功率MOSFET，至少包括栅沟槽和漂移层，所述漂移层包括所述栅沟槽结构正下方的第二漂移区以及所述第二漂移区之外的第一漂移区，所述第二漂移区通过单独的外延生长过程形成以使所述第二漂移区的掺杂浓度高于所述第一漂移区的掺杂浓度。

按照本发明一实施例的沟槽型功率MOSFET，其中，所述第二漂移区的掺杂浓度的范围掺杂浓度范围为1×10¹⁵离子/cm³至1×10¹⁸离子/cm³。

较佳地，所述第二漂移区的厚度范围为3微米至20微米。

按照本发明一实施例的沟槽型功率MOSFET，其中，所述第二漂移区的导电类型与所述第一漂移区的导电类型相同。

按照本发明的又一方面，提供一种沟槽型功率MOSFET的制备方法，其包括以下步骤：

提供半导体衬底；

在所述衬底上生长形成第一漂移区；

对所述第一漂移区构图刻蚀形成第二沟槽；

在所述第二沟槽中外延生长半导体层以形成部分地填充所述第二沟槽底部的第二漂移区，并且，所述第二漂移区的掺杂浓度高于所述第一漂移区的掺杂浓度；以及

在所述第二漂移区上方、所述第二沟槽内形成栅沟槽结构。

按照本发明一实施例的制备方法，其中，形成所述第二漂移区的步骤，包括步骤：

在所述第二沟槽中外延生长填充所述第二沟槽的半导体层；以及

对所述第二沟槽中的半导体层进行回刻蚀以形成所述第二漂移区。

按照本发明又一实施例的制备方法，其中，所述第二漂移区的掺杂浓度范围为1×10¹⁵离子/cm³至1×10¹⁸离子/cm³。

在之前所述任一实施例的制备方法中，优选地，所述第二漂移区的掺杂浓度在平行于所述半导体衬底表面的方向上、基于所述第二沟槽的中央轴线呈正态分布。

在之前所述任一实施例的制备方法中，优选地，所述第二漂移区的厚度范围为3微米至20微米；所述第二漂移区的厚度小于所述第一漂移区的厚度。

其中，所述第二漂移区的导电类型与所述第一漂移区的导电类型相同。

在之前所述任一实施例的制备方法中，优选地，所述第一漂移区的掺杂浓度范围为1×10¹⁴离子/cm³至1×10¹⁷原子/cm³。

在之前所述任一实施例的制备方法中，优选地，所述第一漂移区的厚度范围为3微米至40微米。

在之前所述任一实施例的制备方法中，优选地，所述第一漂移区通过在所述半导体衬底上外延生长形成。