[发明专利]半导体装置图案化结构的制作方法

说明书

技术领域

本发明涉及一种图案化结构的领域，特别是涉及一种制作半导体装置图案化结构的方法。 

背景技术

集成电路(integrated circuit,IC)建构的方式包含在基底或不同膜层中形成图案化特征(feature)以构成元件装置和内连线结构。在IC的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内。伴随着后续的蚀刻制作工艺、离子注入制作工艺以及沉积制作工艺等半导体制作工艺步骤，可完成复杂的IC结构。 

随着半导体元件的持续微型化及半导体制作技术的进步，目前业界常采用双重图案化技术(DPT)作为32纳米(nanometer,nm)与22nm的主要线宽技术。常见的双重图案化技术包含显影-蚀刻-显影-蚀刻(photolithography-etch-photolithography-etch,2P2E)的方式。举例而言，在一2P2E的制作工艺方式中，首先会在目标层，例如多晶硅层，上方覆盖有一蚀刻阻挡层，用以定义出图案欲形成的区域。然后通过第一次的光刻-蚀刻以形成多条彼此平行的条状目标层图案。最后再利用第二次的光刻-蚀刻以断开各个条状目标层图案。然而，通过此2P2E的制作工艺方式，仍具有诸多缺失。例如，各条状目标层图案间仍可能会残留有蚀刻不完全的目标层(或多晶硅)，也或是蚀刻阻挡层无法完整覆盖各条状目标层图案(或条状多晶硅图案)而使得下方的条状目标层图案被暴露出，因而不利于后续制作工艺的进行。举例而言，在后续的外延成长制作工艺中，外延结构会成长于残留或暴露出于蚀刻阻挡层的多晶硅上，而造成制作工艺良率的降低。 

因此，为了克服现有技术中的诸多缺失及提升制作工艺良率，有必要提 出一种改良式的图案化技术以获得所需的图案化结构。 

发明内容

本发明的目的在于提供一种图案化结构的制作方法，可以解决现有技术中目标层残留或无法完全被遮蔽住等的问题。 

根据本发明的一较佳实施例，提供一种半导体装置图案化结构的制作方法，其包含有下列步骤。首先依序形成一目标层、一第一掩模层及一第一图案化掩模层于一基板上。接着进行一第一蚀刻制作工艺，利用第一图案化掩模层作为蚀刻掩模，去除第一掩模层及部分目标层，以于基板上形成多个特征结构，其中各特征结构均包含有一图案化第一掩模及一图案化目标层。然后，形成一第二图案化掩模于基板上，其覆盖住部分特征结构并暴露一预定区域。继以进行一第二蚀刻制作工艺，完全去除预定区域内的特征结构，以于预定区域内形成一第一沟槽。最后，进行一第三蚀刻制作工艺，利用图案化第一掩模层作为蚀刻掩模，完全去除未被图案化第一掩模层遮蔽的目标层。 

由此，本发明分别利用一第一蚀刻制作工艺及一第三蚀刻制作工艺，先移除曝露出于掩模层的部分目标层，之后再完全去除未被图案化第一掩模层遮蔽的目标层。因此，各特征结构间便不再残留有目标层，且也不会产生特征结构暴露出于上方掩模层的疑虑，故可以大幅提升制作工艺良率。 

附图说明

图1是本发明较佳实施例的制作半导体装置图案化结构的方法流程图； 

图2至图6B是本发明较佳实施例的制作半导体装置图案化结构的示意图，其中： 

图2是基板上形成有目标层、第一掩模层及一第一图案化掩模层的示意图； 

图3A及图3B是完成第一蚀刻制作工艺后，基板上形成有多个特征结构的示意图； 

图4A及图4B是基板上形成有第二图案化掩模的示意图； 

图5A及图5B是完成第二蚀刻制作工艺后，预定区域内的特征结构被完全去除的示意图；以及 

图6A及图6B是完成第三蚀刻制作工艺后，预定区域内的目标层被完全去除的示意图。 

主要元件符号说明 

1     基板                2     基底 

3     绝缘层              5     目标层 

5     第一掩模层          7     氧化硅 

7a    氮化硅              7b    图案化第一掩模 

7’   非晶碳层            11    非晶碳层 

11’  非晶碳层            13    抗反射层