[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

于2011年4月27日提交的日本专利申请No.2011-099386的公开内容(包括说明书、附图以及摘要)在此通过引用整体并入本文。

技术领域

本发明涉及一种半导体器件及其制造方法，更具体而言，本发明涉及一种具有所谓的高耐受电压结构的半导体器件及其制造方法。

背景技术

近年来，随着各种电子设备重量和尺寸的减小，装配于电子设备中的半导体器件越来越得到改进。例如，在向等离子显示器的像素施加电流的半导体芯片中，已经试图通过混用在低电压下被驱动的低压驱动晶体管和在高电压下被驱动的高压驱动晶体管，来减小半导体芯片所占用的面积。

举例而言，例如日本未审专利公开No.2006-40907中所公开的半导体器件，其中被用作在半导体器件中的所谓开关的MOS(金属氧化物半导体)晶体管能够在更高的耐压条件下使用。

进一步地，为了驱动等离子显示器的像素，有时使用一种所谓的功率恢复电路，例如日本未审专利公开No.2003-15600所公开的那样。作为一种开关器件，功率恢复电路使用如下高压晶体管，该高压晶体管能够转移在像素中使用的负载电容器中存储的电荷至其它的外部电容器(电荷共享电容器)并进行存储以及重复利用该电荷。对功率恢复电路而言，优选地使用例如在日本未审专利公开No.2009-295684中公开的双向开关器件，该双向开关器件能够使电流从主电极配对中的一个方向流向另一方向和从另一方向流向这一方向。在日本未审专利公开No.2006-40907中公开的半导体器件中，通过改变栅极电极一端和作为MOS晶体管的源极区或漏极区的高密度扩散区域中的一端之间的最短距离，可以可选地控制MOS晶体管的耐受电压。然而，当通过极大地增加该距离来增加MOS晶体管的耐受电压时，在晶体管处于导通状态时源极电极和漏极电极之间所谓的导通电阻增加，从而可能降低了电流性能。即，MOS晶体管耐受电压的增加和导通电阻的减小是折衷的关系。在日本未审专利公开No.2006-40907中公开的半导体器件中，未考虑MOS晶体管耐受电压增加时可能发生导通电阻增加这一折衷关系。

003-15600中公开003-15600中公开的功率恢复电路根本不包括对于作为电路部件的半导体器件的耐受电压的描述。即使使用日本未审专利公开No.2009-295684中公开的双向开关器件，作为解决折衷关系的方案，这依然不够。

发明内容

已经鉴于前述的问题实现本发明，并且本发明旨在提供一种半导体器件及其制造方法，该半导体器件能够减小导通电阻并能够在高耐受电压下被驱动。

作为本发明的一方面，一种半导体器件具备如下配置。

该半导体器件具有高压晶体管。该高压晶体管包括：具有主表面的半导体衬底；形成于所述半导体衬底的主表面之上的第一杂质层；形成于所述第一杂质层内部的第二杂质层；形成于所述第一杂质层配对内部以便将第二杂质层置于其间的第三杂质层配对；形成于所述第三杂质层配对中的每一个的内部的第四杂质层；形成于从所述第一杂质层的最上表面到所述第一杂质层内部以便在布置第二杂质层的方向上从所述第三杂质层中的至少一个沿着所述主表面突出的第五杂质层；以及，形成于所述最上表面之上以便在平面视图中至少部分与所述第二杂质层重叠的导电层。

所述第四杂质层中的杂质浓度高于所述第三杂质层和所述第五杂质层中的杂质浓度，并且所述第五杂质层中的杂质浓度高于所述第三杂质层中的杂质浓度。

作为本发明的另一方面，制造半导体器件的方法包括如下步骤。

该制造方法为一种制造具有耐高压晶体管的半导体的方法。在该制造方法中，首先提供具有主表面的半导体衬底。在所述半导体衬底的主表面之上形成第一杂质层。在所述第一杂质层内部形成第二杂质层。在所述第一杂质层内部形成第三杂质层配对以便将所述第二杂质层置于其间。在所述第三杂质层配对中的每一个的内部形成第四杂质层。从所述第一杂质层的最上表面向所述第一杂质层的内部形成第五杂质层以便在布置所述第二杂质层的方向上从所述第三杂质层中至少一个沿着所述主表面突出。在所述最上表面之上形成导电层以便在平面视图中至少部分与所述第二杂质层重叠。所述第四杂质层中的杂质浓度高于所述第三杂质层和所述第五杂质层中的杂质浓度，并且所述第五杂质层中的杂质浓度高于所述第三杂质层中的杂质浓度。