[发明专利]沟渠电容的制作方法

说明书

技术领域

本发明有关半导体元件技术领域，一种沟渠电容(trench capacitor)的制作方法。

背景技术

随着各种电子产品朝小型化发展之趋势，制作半导体集成电路的趋势是将动态随机存取器(dynamic random access memory，DRAM)的内存单元(memory cell)与高速逻辑电路元件(high speed logic circuit elements)进行整合，同时制作在一个芯片(chip)上，形成一种同时结合了内存阵列(memory array)以及逻辑电路(logic circuits)的嵌入式动态随机存取器(Embedded dynamic random access memory，EDRAM)，以大幅节省面积并加快信号的处理速度。

此外，动态随机存取内存元件的设计也必须符合高积集度、高密度的要求，因此目前业界便广泛采用深沟渠电容(capacitor deep trench)的架构来制作高密度动态随机存取器。其先在半导体基材中蚀刻出所需的深沟渠(deep trench，DT)，并于其内形成埋入电极(buried plate)、电容介电层以及多晶硅导电层，以制作出深沟渠电容；而为了使得深沟渠电容与相连之深沟渠电容绝缘，深沟渠电容之间又另具有浅沟隔离(Shallow Trench Isolation，STI)以让相邻的深沟渠电容彼此绝缘相隔离，因而可有效缩小存储单元的尺寸，妥善利用芯片空间。

其中，深沟渠电容质量的好坏，与以下三点息息相关：1.电容的面积大小，电容面积愈大，能储存的电荷愈多。2.漏电流大小，理所当然的，成品的漏电流愈小愈好。3.电极阻值大小，降低电极的阻值，可以达到更好的传导效率。除了以上三点之外，控制制作电容的成本花费，也是一个重要的研究课题。

发明内容

本发明提供一种沟渠电容的制作方法，包含有以下步骤：提供一基底；形成至少一扩大沟渠，设于所述的基底中；于所述沟渠内部，形成一第一绝缘层；以及沉积一金属层，至少覆盖于该沟渠内部的第一绝缘层上。

借由本发明提供的沟渠电容制作方法，可经由简单步骤，制作出拥有较大面积的沟渠电容，以及以金属代替常用的多晶硅作为电容电极，可增加导电度且无多晶硅消耗的问题，此外，在沟渠电容中间填入介电层，也可避免漏电流的问题，另外以金属作为电极，电容的电极阻值也更低。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1-5为依据本发明优选实施例所绘示的沟渠电容的剖面示意图

其中，附图标记说明如下：

1     沟渠电容        10    基底

12    图案化衬垫层    14    图案化屏蔽层

16    沟渠            18    扩大沟渠

20    第一绝缘层      22    金属层

24    电容上电极      26    离子注入步骤

28    第二绝缘层

具体实施方式

请参阅图1至图5，其为依据本发明优选实施例所绘示的沟渠电容的剖面示意图，如图1所示，半导体元件1包含有一基底10，例如为硅基底(silicon substrate)、外延硅基底(epitaxial silicon substrate)、硅锗半导体基底(silicon germanium substrate)或碳化硅基底(silicon carbide substrate)等，本实施例以块状硅基底(bulk silicon substrate)为例，此外基底10也可掺杂离子成为N型掺杂基底或是P型掺杂基底。接着于基底10上形成一图案化衬垫层12，例如为二氧化硅(SiO₂)，以及一图案化屏蔽层14，例如为氮化硅(SiN)。然后以光刻工艺技术，贯穿所述图案化屏蔽层14、所述图案化衬垫层12，于所述基底10中形成至少一沟渠16。