[发明专利]CMOS器件及其制造方法

说明书

技术领域

本发明涉及一种CMOS器件及其制造方法，特别是涉及一种通过掺杂来改变应力层性质的CMOS器件及其制造方法。

背景技术

各种应力工程技术已经被广泛应用于亚130nm技术及以下技术代。CMOS技术中使用应力工程的核心考虑是PMOS和NMOS对于不同类型的应力响应不同。具体地，通过向沟道区施加压应力而提高PMOS性能，而向沟道区施加张应力而提高NMOS性能。

一种主要的方法包括使用应力诱导覆盖层。CVD氮化硅是应力覆盖层的一种常用选择，可以通过调整沉积条件例如温度和频率来改变应力的大小和种类。可以使用标准的光刻/刻蚀技术来选择性沉积应力诱导覆盖层，例如仅在PMOS上沉积压应力薄膜。也可以使用双应力垫层(DSL)应用于DSL工艺中的PMOS和NMOS，其中采用标准光刻/刻蚀技术来在NMOS上选择性沉积张应力氮化硅薄膜，而在PMOS上选择性沉积压应力氮化硅薄膜。具体地，该方法包括先在NMOS和PMOS上都沉积相同的张应力的SiN薄膜，随后采用光刻胶覆盖NMOS区域而暴露PMOS区域，蚀刻去除暴露的PMOS区域的张应力SiN，在PMOS上再次沉积压应力的SiN垫层，采用光刻胶覆盖PMOS区域而暴露NMOS区域，蚀刻去除暴露的NMOS区域的压应力SiN，最后去除PMOS区域上剩余的光刻胶。该方法需要多步涂胶、光刻、刻蚀，工艺复杂、成本较高。此外，PMOS上沉积压应力SiN薄膜时，高温高压等沉积工艺参数的改变将影响NMOS区域保留的张应力SiN薄膜的性质，除了改变应力大小以外甚至可能改变应力种类，从而大大影响力NMOS沟道区载流子迁移率的提升，器件性能下降。

另一种主要方法包括使用富含硅的材料-特别是SiGe-来调节沟道应力。该制造方法包括在弛豫的SiGe下层上外延生长Si。由于Si层的晶格伸展以仿效下层SiGe的较大晶格常数，这使得在Si层中导入了张应力。这种方法有效避免了工艺参数变化导致SiN覆盖层应力大小和种类的变化造成的难题，但是对于PMOS、NMOS器件需要采用不同的衬底，例如SiGe和SiC，这使得制造CMOS时不能完全兼容于现有的单一Si衬底工艺，需要在Si衬底上额外生长SiGe或SiC，工艺更复杂，且各个参数调整难度较大。

总之，在现有的应力MOSFET中，传统的应力提供方法工艺复杂、成本高昂且可靠性较低，因此亟需一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS器件及其制造方法。

发明内容

由上所述，本发明的目的在于提供一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型CMOS器件及其制造方法。

为此，本发明提供了一种CMOS器件，包括：第一MOSFET；与第一MOSFET类型不同的第二MOSFET；覆盖在第一MOSFET上的第一应力层，具有第一应力；覆盖在第二MOSFET上的第二应力层，其中第二应力层中具有掺杂离子，从而具有与第一应力不同的第二应力。

其中，第一应力和第二应力类型相同，且第二应力的绝对值小于第一应力。

其中，第二应力的类型与第一应力不同。

其中，第一应力或第二应力之一为零应力。

其中，掺杂离子包括Ge、Xe、Ga、In、Sb、As及其组合。

其中，第一应力层和/或第二应力层包括氮化硅、DLC。

本发明还提供了一种CMOS器件的制造方法，包括步骤：形成第一MOSFET，以及与第一MOSFET类型不同的第二MOSFET；在第一MOSFET和第二MOSFET上形成第一应力层，具有第一应力；选择性地向第二MOSFET上的第一应力层掺杂，掺杂离子使得第二MOSFET上的部分第一应力层转变为第二应力层，具有与第一应力不同的第二应力。

其中，第一应力和第二应力类型相同，且第二应力的绝对值小于第一应力。

其中，第二应力的类型与第一应力不同。

其中，第一应力或第二应力之一为零应力。

其中，选择性地向第二MOSFET上的第一应力层掺杂的步骤具体包括：形成光刻胶图形，覆盖第一MOSFET上的第一应力层而暴露第二MOSFET上的第一应力层；采用离子注入，向暴露的第一应力层中掺杂，掺杂离子使得第二MOSFET上暴露的部分第一应力层转变为第二应力层，具有与第一应力不同的第二应力；去除光刻胶图形。

其中，离子注入掺杂离子之后，还在200～1200℃温度下进行热处理。

其中，掺杂离子包括Ge、Xe、Ga、In、Sb、As及其组合。