[发明专利]具有本征半导体层的晶片

说明书

技术领域

本发明涉及完全耗尽CMOS器件，特别地，涉及用于制造嵌入式DRAM器件以及共同集成在同一片衬底上的具有背偏置能力的完全耗尽SOI晶体管的晶片，其中所述晶片包括本征半导体层。

背景技术

在当前和未来的半导体制造中，例如在互补金属氧化物半导体(CMOS)技术领域中，绝缘体上半导体(SeOI)以及特别是绝缘体上硅(SOI)半导体器件越来越受到关注。

对于高性能CMOS电子产品来说，嵌入式DRAM器件越来越重要，因为相比于传统的SRAM来说其封装密度可显著提高。相比于外部SRAM/DRAM结构，除了高集成度外，还可获得更低的噪声和功耗以及更高的带宽。此外，就晶体管器件的缩放比例而言，平面完全耗尽SOI晶体管代表一种有成本效益的方法。有利地，平面完全耗尽SOI晶体管允许背偏置，从而调节阈值电压以减低泄露功率和/或提高性能。背偏置Vt可以动态改变。为了提供最佳的背偏置效益，具有例如5到50nm范围内的厚度的相对薄的掩埋氧化物(BOX)层是必要的。

基于具有在操作衬底中形成的预掺杂的n层的晶片来制造嵌入式DRAM是已知的，其中操作衬底就在BOX下面并且具有相当的厚度来容纳整个DRAM电容沟槽，典型地厚度为几微米。例如，具有10¹⁹cm^-3浓度的磷n⁺层可用作电容底板。该n⁺层对于eDRAM的按比例缩放来说是至关重要的。然而，当包括背偏置的平面完全或部分耗尽SOI晶体管的逻辑部分需要与嵌入式DRAM集成在一起时，就产生了问题，因为预掺杂的n⁺层严重妨碍了背偏置特征的制造，背偏置区必须彼此电绝缘，从而使得这些背偏置区在不同的电压被偏置而没有高泄露电流。为了获得这样的绝缘，需要从一个背偏置区到另一个背偏置区的电流路径上的反偏压结。通常在形成所需的结的操作衬底的上方具有N和P层，然后通过STI结构垂直切割从而将背偏置区彼此绝缘。

制造这种多层结构可潜在地以eDRAM所需的厚N+层作为开始，但是需要通过SOI和BOX层注入的高注入剂量。这是不希望的，因为这会产生缺陷且会掺杂SOI层。

基于此，本发明要解决的问题是如何提供一种用于集成地制造嵌入式DRAM和背偏置晶体管的方法。

发明内容

为了解决以上问题，提出了一种用于制造晶片的方法，该方法包括以下步骤：

在半导体衬底上提供(例如，形成)掺杂层；

在所述掺杂层上提供(例如形成)第一半导体层；

在所述第一半导体层上提供(例如形成)掩埋氧化物层；以及

在所述掩埋氧化物层上提供(例如形成)第二半导体层。

上述问题也可通过本文提出的晶片来解决，该晶片包括：

半导体衬底；

在该半导体衬底上形成的掺杂层；

在该半导体衬底上形成的第一半导体层；

在该第一半导体层上形成的掩埋氧化物层；以及

在该掩埋氧化物层上形成的第二半导体层。

上文提出的晶片有利于与包含SOI晶体管的逻辑部分集成在一起的嵌入式DRAM的制造，其中所述SOI晶体管是背偏置的从而控制阈值电压。与现有技术不同的是，本发明不需要任何对传统晶片的复杂处理来为形成提供高掺杂嵌入式掺杂层所需要的背偏置区做准备。相反地，提供了第一(本征)半导体层使得能够容易地转化为用于逻辑部分的SOI晶体管的n或p掺杂背偏置区，使得能够通过在N或P之间改变背偏置区掺杂来调节Vt的第一水平。

根据特定的示例，衬底由(多晶或单晶)硅组成，或包括(多晶或单晶)硅。第一和第二半导体层可包括硅或由硅组成。掩埋氧化物层可包括SiO₂化合物。掺杂层可例如是n⁺掺杂的硅，例如包括磷掺杂物的硅。这种磷掺杂物的浓度可以在大约10¹⁸到10²⁰cm^-3的范围内，特别是，大约10¹⁹cm^-3。