[发明专利]半导体装置

说明书

本申请要求2011年8月10日提交的日本专利申请2011-175074号的优先权，在此通过引用而将该申请的全部内容结合到本申请中。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

近年来，作为用于控制高耐压、大电流的逆变器电路、电力变换电路等开关元件，广泛使用了IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等的功率半导体元件。

在这种功率半导体元件中，要求与用途相应的耐压。特别是，在大于等于1000V的高耐压元件的终端部中，局部地生成高的电场而产生击穿。为了防止击穿的产生，通常在成为耗尽层的低杂质浓度的半导体区域的表面形成如多晶硅层那样的作为半导电膜的SIPOS(Semi-Insulated POlycrystalline Silicon：半绝缘多晶硅)层、或设置使表面的电场稳定的RESURF(REduced SUrface Field：降低表面电场)结构等的终端结构来实现了高耐压特性的补偿。然而，存在如下问题：在SIPOS结构中，开关的响应速度变慢，在RESURF结构中浓度控制困难。

一般，通过在元件终端部设置保护环(Guard ring)层，能够在施加偏压时向外周均匀地扩展耗尽层，缓和电场强度，能够维持耐压。然而在保护环层的外周侧，当耗尽层过分扩展时，可能由于最外周部的晶格缺陷等而产生元件破损。因而，要求抑制高耐压的功率半导体元件的周边部的元件破损、提高耐压。

发明内容

本发明的实施方式抑制高耐压的功率半导体元件的周边部的元件破损并提高耐压。

实施方式的半导体装置具备：第1导电型的基底半导体层；单元部，具有形成在上述基底半导体层的表面的第2导电型的扩散区域；多个第2导电型的保护环半导体层，形成在上述基底半导体层的表面，使得分别包围上述单元部；第1导电型的EQPR半导体层，形成在从上述多个保护环半导体层中的最外周的保护环半导体层向外周方向离开的上述基底半导体层的外周部表面，浓度比上述第1半导体层高、且浓度比上述保护环半导体层低；第2导电型的多个第1降低表面电场半导体层，设置在上述多个保护环半导体层的内侧的上述基底半导体层的表面，浓度比上述基底半导体层高；以及第2导电型的第2降低表面电场半导体层，设置在上述基底半导体层的表面中、上述最外周的保护环半导体层与上述EQPR半导体层之间，杂质浓度比上述第1降低表面电场半导体层高。

根据本发明的实施方式，能够抑制高耐压的功率半导体元件的周边部的元件破损并提高耐压。

附图说明

图1是第1实施方式的半导体装置的终端结构的截面图。

图2是第2实施方式的半导体装置的终端结构的截面图。

图3是第3实施方式的半导体装置的终端结构的截面图。

图4是第4实施方式的半导体装置的终端结构的截面图。

图5是第5实施方式的半导体装置的终端结构的截面图。

图6A是第6实施方式的半导体装置的终端结构的截面图。

图6B是第6实施方式的变形例的半导体装置的终端结构的截面图。

图7是第7实施方式的半导体装置的终端结构的俯视图。

具体实施方式

下面，参照附图说明本发明的实施方式。

<第1实施方式>

图1表示本实施方式的半导体装置的终端结构的截面图。如图1所示，在n^-基底层11的表面形成有具有p型扩散区域12a的单元部12。在单元部12中，例如形成有沟道栅极12b以及形成为夹有沟道栅极12b的n型发射极层12c。

并且，例如3条p型保护环层14a、14b、14c相互离开地形成，使得与形成为包围单元部12的p型降低表面电场(RESURF)区域13离开并包围它。此外，以下，p型保护环层不限于3条，其条数、尺寸能够根据所要求的耐压等适当选择。而且，在p型保护环层14c的外周离开地形成有n⁺⁺型EQPR层(EQuivalent-Potential Ring：等电位环)15。