[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年2月16日提交的韩国专利申请No.10-2011-0013554的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种如下的半导体器件及其制造方法，在所述半导体器件中，分别形成在绝缘层之上和之下的结构经由贯穿绝缘层的接触插塞(contact plug)而电耦接。

背景技术

半导体器件可以包括层叠在半导体衬底之上的多个导电图案和绝缘层。半导体器件还包括被形成为贯穿绝缘层的接触插塞，以便将形成在绝缘层之下的下部导电结构和形成在绝缘层之上的上部导电结构电耦接，绝缘层介于所述下部导电结构与所述上部导电结构之间。以用于将NAND快闪存储器件的漏区与位线电耦接的接触插塞为例来详细说明用于将下部结构与上部结构电耦接的接触插塞。

图1是示出用于将NAND快闪存储器件的漏区与位线电耦接的漏极接触插塞的截面图。

参见图1，NAND快闪存储器件包括多个存储串，每个存储串包括漏极选择晶体管、源极选择晶体管、以及串联耦接在漏极选择晶体管与源极选择晶体管之间的多个存储器单元。另外，存储串与页缓冲器单元电耦接，所述页缓冲器单元经由位线19提供用于储存存储器单元的数据的电压。位线19中的每个经由漏极接触插塞11与存储串的漏区5电耦接。更具体而言，形成在第一层间电介质层7上方的上部结构(例如，位线19)可以经由贯穿第一层间电介质层7的漏极接触插塞11而与形成在第一层间电介质层7下方的下部结构(例如，漏区5)电耦接。

漏区5是通过向由隔离层3所限定/界定的半导体衬底1的有源区注入杂质而形成的。漏极接触插塞11是通过如下的工艺形成的，即：在包括漏区5的半导体衬底1之上形成至少一个第一层间电介质层7的工艺、通过刻蚀第一层间电介质层7的一部分使得暴露出漏区5而形成贯穿第一层间电介质层7的漏极接触孔9的工艺、以及用导电材料填充漏极接触孔9的工艺。位线19可以利用镶嵌方案(damascene scheme)来形成。如果使用镶嵌方案，则位线19可以通过以下的工艺来形成，即：在形成有漏极接触插塞11的第一层间电介质层7之上层叠刻蚀停止层13和第二层间电介质层15的工艺、刻蚀第二层间电介质层15的一部分以暴露刻蚀停止层13并刻蚀暴露的刻蚀停止层13以形成使漏极接触插塞11暴露的沟槽17的工艺、以及用导电材料填充沟槽17的工艺。

随着半导体器件的图案缩小到30nm或更小以增加半导体器件的集成度，相邻的漏极接触插塞11之间的间隔变窄。因此，漏极接触插塞11与位线19之间的最短距离L1可能比设定值更小，其中漏极接触插塞11和位线19的重叠余量不足。因此，由于要相互绝缘的漏极接触插塞11与位线19之间的短路而产生泄漏，并且导致半导体器件故障。

图2是能够减少图1所示的NAND快闪存储器件中的短路的另一个NAND快闪存储器件的截面图。图2所示的NAND快闪存储器件除了漏极接触插塞21和间隔件20之外，其余的元件与图1所示的相同。对图2中的与图1相同的元件指定了与图1相同的附图标记，并且利用与图1相同的方法来形成。

参见图2，为了减少要相互绝缘的漏极接触插塞21与位线19之间的短路，在形成漏极接触孔9之后，利用绝缘层在漏极接触孔9的整个侧壁上形成间隔件20。然后，通过在形成有各个间隔件20的漏极接触孔9内用导电材料填充而形成漏极接触插塞21。因此，漏极接触插塞21与位线19之间的最短距离L2可以增加间隔件20的宽度。因此，可以防止要相互绝缘的漏极接触插塞21与位线19之间的短路，因为增加了漏极接触插塞21与位线19之间的重叠余量。

然而，在漏极接触孔9的侧壁上形成间隔件20时，形成间隔件20的额外工艺增加了整个工艺的复杂性。而且，漏极接触插塞21的接触电阻减小，因为漏极接触插塞21的底部的宽度被缩小了间隔件20的宽度。

发明内容

本发明的示例性实施例涉及一种能够改善贯穿绝缘层的接触插塞的电阻的半导体器件及其制造方法。

根据本公开的一个方面的半导体器件，包括：第一层间电介质层，所述第一层间电介质层形成在半导体衬底之上；接触孔，所述接触孔形成为贯穿所述第一层间电介质层；接触插塞，所述接触插塞分别形成在所述接触孔内，以及间隔件，所述间隔件形成为部分地覆盖所述接触孔内的所述接触插塞的上部侧壁。