[发明专利]半导体器件

说明书

相关申请的交叉参考

本发明包含与2011年2月8日向日本专利局提交的日本在先专利申请JP 2011-024568的公开内容相关的主题，在此将该在先申请的全部内容以引用的方式并入本文。

技术领域

本发明涉及适用于半导体集成电路的评估电路的半导体器件。

背景技术

在制造半导体集成电路时，在晶片中设置测试元件组(test elementgroup，TEG)以用于评估产品中所包含的器件的特性。例如，JP-A-2008-140965(专利文献1)公开了如下一种技术：多个被测量的晶体管在TEG中排列成矩阵状态，且公共地布置有源端子。

已知的是，诸如晶体管和电阻器等半导体器件的大小和特性随着布置方向而发生变化，从而有时需要改变TEG中的被测量器件的布置方向，以便精确地测量。考虑到上述情形，例如美国专利第7489151号(专利文献2)公开如下一种技术：通过组合L形布线以形成方形布局，由此能够将被测量晶体管旋转90度。

然而，在专利文献1中，在由两条位于行方向上的布线和两条位于列方向上的布线所包围的方形区域中布置有一个被测量晶体管，因此难以进一步提高布线的或者被测量晶体管的布置密度。此外，在专利文献2中，包围被测量晶体管的布线的方形布局是多余的，从而引起被测量晶体管的布置密度减小的问题。

发明内容

鉴于以上问题，期望提供一种能够增大被测量器件的布置密度的半导体器件。

本发明的实施例涉及一种半导体器件，该半导体器件包括：多个被测量器件；以及组合阵列布线，其包括多个单元阵列布线，各个所述单元阵列布线具有设置在不同层中的列布线和行布线，且各个所述单元阵列布线连接到所述多个被测量器件中的任一个，所述多个单元阵列布线设置在彼此不同的层中。

在本发明该实施例的半导体器件中，多个单元阵列布线中的每一个具有设置在不同层中的列布线和行布线，多个单元阵列布线设置在彼此不同的层中。多个被测量器件中的任何一个连接至每个单元阵列布线。因此，能够通过将多个单元阵列布线布置成彼此部分重叠来增加被测量器件的布置密度。

本发明的另一个实施例涉及具有组合阵列布线的半导体器件，该组合阵列布线包括多个单元阵列布线和被测量器件，每个单元阵列布线具有设置在不同层中的列布线和行布线，多个单元阵列布线设置在彼此不同的层中，被测量器件连接到所述多个单元阵列布线中的任何一个。

本发明所述另一个实施例的半导体器件中，在彼此不同的层中设置有多个单元阵列布线，每个单元阵列布线具有设置在不同层中的列布线和行布线。被测量器件连接至多个单元阵列布线中的任一个。因此，能够通过将多个单元阵列布线布置成彼此部分重叠来增加被测量器件的布置密度。

根据本发明的上述实施例，在彼此不同的层中设置多个单元阵列布线，每个单元阵列布线具有设置在不同层中的列布线和行布线，并且多个器件中的任一个连接至多个单元阵列布线中每一个。因此，能够增加被测量器件的布置密度。

附图说明

图1是表示本发明第一实施例的作为半导体器件的TEG在晶片上的示意位置的平面图；

图2是表示图1所示TEG的结构的平面图；

图3是表示沿图2的线III-III的结构的剖面图；

图4是表示沿图2的线IV-IV的结构的剖面图；

图5A和5B是将图2所示TEG中的单元阵列布线的布置密度与现有技术进行比较说明的视图；

图6是表示变形例1-1的TEG的结构的平面图；

图7是表示变形例1-2的TEG的结构的平面图；

图8是表示变形例1-3的TEG的结构的平面图；

图9是表示变形例1-4的TEG的结构图；

图10是表示沿图9的线X-X的结构的剖面图；

图11是表示沿图9的线XI-XI的结构的剖面图；

图12A和12B是将图9中所示的单元阵列布线的布置密度与现有技术进行比较说明的视图；

图13是表示变形例1-5的TEG的结构图；

图14是表示变形例1-6的TEG的结构图；

图15A和图15B表示根据本发明的第二实施例的当TEG组件在纵向上布置时，将单元阵列布线与作为被测量器件的晶体管相连接的示例；而图15C和图15D表示当通过将图15A和图15B所示TEG组件向左旋转90度布置成横向时，将单元阵列布线与被测量器件相连接的示例；