[发明专利]半导体集成电路及其信号传输方法

权利要求书

1.一种半导体集成电路，包括：

多个半导体芯片，所述多个半导体芯片被层叠成多层结构；

每个半导体芯片中的校正电路，所述校正电路被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中以输出至每个半导体芯片；以及

多个穿通芯片通孔，所述多个穿通芯片通孔垂直地穿通所述半导体芯片中的每个而形成，并且被配置为将所述输入信号传送至所述半导体芯片。

2.如权利要求1所述的半导体集成电路，其中，所述校正电路利用传输经过所述多个半导体芯片的内部信号来计算与芯片在层叠中的位置相对应的延迟时间。

3.如权利要求2所述的半导体集成电路，其中，所述内部信号包括：

第一内部信号，所述第一内部信号沿着第一方向传输经过所述多个半导体芯片；以及

第二内部信号，所述第二内部信号是通过将所述第一内部信号沿着第二方向返回经过所述多个半导体芯片而获得的，其中所述第二方向是所述第一方向的相反方向。

4.如权利要求1所述的半导体集成电路，其中，所述多个半导体芯片包括层叠在最上部位置处的主芯片和除所述主芯片外的一个或更多个从芯片。

5.如权利要求1所述的半导体集成电路，其中，所述多个半导体芯片包括层叠在最下部位置处的主芯片和除所述主芯片外的一个或更多个从芯片。

6.一种半导体集成电路，包括：

多个第二半导体芯片，所述多个第二半导体芯片顺序地层叠在第一半导体芯片之上；

所述第一半导体芯片，所述第一半导体芯片被配置为将外部输入信号传送至所述第二半导体芯片；

所述第一半导体芯片中的校正电路，所述第一半导体芯片中的校正电路被配置为将与芯片在层叠中的位置相对应的延迟时间反映到所述外部输入信号中以输出至所述第一半导体芯片；

所述第二半导体芯片中的每个中的校正电路，所述第二半导体芯片中的每个中的校正电路被配置为将与芯片在层叠中的位置相对应的延迟时间反映到输入信号中以输出至所述第二半导体芯片；以及

多个第一穿通芯片通孔，所述多个第一穿通芯片通孔分别垂直地穿通所述多个第二半导体芯片而形成，且分别被配置为将从第一半导体芯片传送来的所述外部输入信号作为所述输入信号传送至所述第二半导体芯片。

7.如权利要求6所述的半导体集成电路，其中，设置在所述第一半导体芯片和所述多个第二半导体芯片中的校正电路利用传输经过所述第一半导体芯片和所述第二半导体芯片的内部信号来限定与芯片在层叠中的位置相对应的延迟时间。

8.如权利要求7所述的半导体集成电路，其中，所述内部信号包括：

第一内部信号，所述第一内部信号沿着第一层叠方向传输经过所述第一半导体芯片和所述多个第二半导体芯片；以及

第二内部信号，所述第二内部信号是通过将所述第一内部信号沿着第二层叠方向返回经过所述第一半导体芯片和所述第二半导体芯片而获得的，其中所述第二层叠方向是所述第一层叠方向的相反方向。

9.如权利要求8所述的半导体集成电路，还包括：

多个第二穿通芯片通孔，所述多个第二穿通芯片通孔分别垂直地穿通所述多个第二半导体芯片而形成，且被配置为将所述第一内部信号传送至所述第二半导体芯片的各个校正电路；以及

多个第三穿通芯片通孔，所述多个第三穿通芯片通孔分别垂直地穿通所述多个第二半导体芯片而形成，且被配置为将所述第二内部信号传送至所述第二半导体芯片的各个校正电路。

10.如权利要求9所述的半导体集成电路，其中，所述第一半导体芯片和所述多个第二半导体芯片中的每个还包括开关，所述开关被配置为选择性地将校正电路的输入端子耦接；

所述第一内部信号和所述第二内部信号分别被输入至所述第一半导体芯片和所述多个第二半导体芯片中的每个中的校正电路的输入端子；并且

所述开关响应于在层叠于最上部位置处的第二半导体芯片中的被激活的顶部裸片信号而耦接。

11.如权利要求10所述的半导体集成电路，其中，所述第一半导体芯片还包括内部信号发生器，所述内部信号发生器被配置为响应于测试使能信号而产生所述第一内部信号。

12.如权利要求11所述的半导体集成电路，其中，所述第一内部信号包括具有指定周期的时钟信号。