[发明专利]掺杂的多晶硅栅极的制作方法、MOS晶体管及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及一种掺杂的多晶硅栅极的制作方法，以及一种MOS晶体管及其制作方法。

背景技术

随着半导体技术的发展，集成电路所采用的特征尺寸越来越小，这使得MOS晶体管中的栅极长度、沟道长度相应减小。对于MOS晶体管而言，栅极长度的减小使得栅极电阻增大，这会引起较大的电阻-电容延迟(RC delay)，从而影响MOS晶体管的开关速率。

为了提高减小栅极电阻，特别是多晶硅栅极的电阻，往往需要在多晶硅栅极中掺杂离子来增强多晶硅栅极的导电率。然而，由于通常作为P型掺杂离子的硼离子极易穿过栅极氧化层而向衬底中扩散，从而影响器件性能。因而，多晶硅栅极的掺杂通常采用N型掺杂离子，例如磷离子。然而，对于PMOS晶体管，其多晶硅栅极亦采用N型掺杂离子掺杂会造成PMOS晶体管栅极的功函数漂移，从而进一步影响PMOS晶体管的阈值电压。

另一种减小栅极电阻的方法是在多晶硅栅极上形成导电率高的金属硅化物。金属硅化物通常是在源漏区自对准掺杂后形成的，即金属硅化物不仅形成在多晶硅栅极的表面，还会形成在源漏区的衬底表面。然而，形成在衬底表面的金属硅化物会损伤衬底表面，从而使得器件漏电严重。

发明内容

可见，需要提供一种多晶硅栅极的制作方法，在降低栅极电阻的同时，减少栅极的功函数偏移与器件漏电。

为了解决上述问题，在根据本发明的一个实施例中，提供了一种掺杂的多晶硅栅极的制作方法，包括下述步骤：提供半导体衬底，所述半导体衬底上形成有多晶硅层；在所述多晶硅层上形成合金层，所述合金层的厚度不超过400埃；图形化所述多晶硅层与合金层以形成多晶硅栅极；对所述半导体衬底注入离子，以在所述多晶硅栅极两侧的半导体衬底中形成离子掺杂区并且在所述多晶硅栅极中掺杂所述离子。

与现有技术相比，本发明的掺杂的多晶硅栅极的制作方法不需要在多晶硅栅极与衬底上同时形成合金层，从而避免了在衬底上形成的合金层损坏衬底表面而引起的漏电问题；此外，由于多晶硅栅极是通过自对准掺杂进行掺杂的，多晶硅栅极的功函数可以与衬底保持匹配，这进一步减少了功函数漂移，从而提高了MOS晶体管，特别是PMOS晶体管，阈值电压的一致性。

在根据本发明的另一实施例中，还提供了一种MOS晶体管的制作方法，包括根据前述实施例的掺杂的多晶硅栅极的制作方法。

在根据本发明的又一实施例中，还提供了一种MOS晶体管，包括：多晶硅栅极，其形成于半导体衬底上，所述多晶硅栅极掺杂为第一导电类型，其中所述多晶硅栅极具有位于其上的合金层；以及源区与漏区，其形成在所述多晶硅栅极两侧的所述半导体衬底中，所述源区与所述漏区掺杂为与所述多晶硅栅极相同的导电类型，并且其中所述源区与所述漏区的表面不形成所述合金层。

本发明的以上特性及其他特性将在下文中的实施例部分进行明确地阐述。

附图说明

通过参照附图阅读以下所作的对非限制性实施例的详细描述，能够更容易地理解本发明的特征、目的和优点。其中，相同或相似的附图标记代表相同或相似的装置。

图1示出了根据本发明一个实施例的掺杂的多晶硅栅极的制作方法的流程；

图2(a)至2(c)示出了根据本发明一个实施例的掺杂的多晶硅栅极的制作方法的剖视图；

图3示出了根据本发明另一实施例的MOS晶体管。

具体实施方式

下面详细讨论实施例的实施和使用。然而，应当理解，所讨论的具体实施例仅仅示范性地说明实施和使用本发明的特定方式，而非限制本发明的范围。

参考图1，示出了根据本发明一个实施例的掺杂的多晶硅栅极的制作方法的流程，包括：

执行步骤S102，提供半导体衬底，所述半导体衬底上形成有多晶硅层；

执行步骤S104，在所述多晶硅层上形成合金层，所述合金层的厚度不超过400埃；

执行步骤S106，图形化所述多晶硅层与合金层以形成多晶硅栅极；

执行步骤S108，对所述半导体衬底注入离子，以在所述多晶硅栅极两侧的半导体衬底中形成离子掺杂区并且在所述多晶硅栅极中掺杂所述离子。

图2(a)至2(c)示出了根据本发明一个实施例的掺杂的多晶硅栅极的制作方法的剖视图。接下来，结合图1以及图2(a)至2(c)，对本发明的掺杂的多晶硅栅极的制作方法的一个实施例作进一步的说明。