[发明专利]改良位线电容单一性的3D阵列存储器装置

说明书

技术领域

本发明为高密度存储器装置，且特别是一种存储器装置，其中多个存储器单元的多平面被用以提供一3D阵列。

背景技术

随着集成电路中的装置关键尺寸缩小至一般存储器单元技术的极限，设计者一直在寻找叠层多个存储器单元平面的技术来达成更大的储存容量以及更低的位单位成本。例如，Lai等人在2006年12月11-13号于电机与电子学工程会国际电子装置会议所发表的「多层可叠层薄膜晶体管NAND型闪存」(″A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory，”IEEE Int’l Electron Devices Meeting，11-13 Dec.2006)；以及Jung等人在2006年12月11-13号于电机与电子学工程会国际电子装置会议所发表的「将ILD及TANOS结构上叠层单晶硅层用于超过30纳米范围的节点的3D叠层NAND闪存技术」(”Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”，IEEE Int′l Electron Devices Meeting，11-13 Dec.2006)，将薄膜晶体管技术应用至电荷设陷(charge trapping)存储器技术。

并且，Johnson等人在2003年11月于电机与电子学工程会固态电路期刊第38册第11号发表的「具3D二极管/反熔丝(anti-fuse)存储器单元阵列的512-Mb PROM」(″512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells”IEEE J.of Solid-State Circuits，vol.38，no.11，Nov.2003)，已将交叉点阵列技术应用于反熔丝存储器。在Johnson等人所描述的设计中，提供了多条字线与位线的层，其在交叉点具有存储器元件。存储器元件包括了连接至字线的P+型多晶硅阳极以及连接至位线的N型多晶硅阴极，其中阳极与阴极是用反熔丝材料来分离。

在Lai等人、Jung等人以及Johnson等人所描述的工艺中，对于每个存储器层有多个关键的平版印刷(lithography)步骤。因此，制造装置所需的关键平版印刷步骤的数量与所实施的层的数量成正比。所以，虽然使用3D阵列能达成较高密度的好处，但较高的制造成本却限制了该技术的使用。

另一个提供电荷设陷存储器技术中垂直NAND单元的结构是叙述于Tanaka等人在2007年6月12-14号于2007VLSI技术文摘座谈会技术文件第14-15页所发表的「超高密度闪存具穿孔与插栓工艺的位成本可调节技术」(”Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory”，2007 Symposium on VLSI Technology Digest of Technical Papers；12-14 June 2007，pages：14-15)。Tanaka等人所叙述的结构包括了具有像NAND栅一般运作的垂直通道的多栅极场效晶体管结构，使用了硅氧氮氧硅(silicon-oxide-nitride-oxide-silicon，SONOS)电荷设陷技术来在每个栅/垂直通道接口创造储存场所。该存储器结构为了多栅极单元而基于一诸如垂直通道设置的半导体材料，其中较下面的选择栅极与衬底相邻，而较上面的选择栅极则在顶端上。多个水平控制栅极使用与柱交叉的平面电极层而形成。用作控制栅极的平面电极层不需关键平版印刷，而因此节省了成本。然而，对于每一个垂直单元仍然需要许多关键的平版印刷步骤。并且，可用这种方法堆积成层的控制栅极的数量有限制，其决定于例如垂直通道的导电性以及所使用的编程(program)及擦除(erase)程序等等因素。