[发明专利]MOSFET及其制造方法

说明书

技术领域

本发明涉及一种MOSFET及其制造方法，更具体地，涉及一种具有背栅的MOSFET及其制造方法。

背景技术

集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。

在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。

沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。

通过在绝缘埋层的下方设置接地面(即接地的背栅)可以抑制短沟道效应。然而，在包含不同栅长的MOSFET的集成电路中，虽然背栅的高掺杂浓度对于较短栅长的MOSFET而言可以有效地抑制短沟道效应，但对于较长栅长的MOSFET而言却可能导致过高的阈值电压。因而，希望针对不同栅长的MOSFET调节阈值电压。

因此，仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈值电压，而且不会劣化器件的性能。

发明内容

本发明的目的是提供一种利用背栅调节阈值电压的MOSFET。根据本发明的一方面，提供一种MOSFET，包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅叠层两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区，所述背栅的第二掺杂区与栅叠层自对准。

根据本发明的另一方面，提供一种制造MOSFET的方法，包括：提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；执行第一次背栅离子注入，在所述半导体衬底中形成背栅的第一掺杂区；在所述半导体层上形成假栅；执行源/漏离子注入，在所述半导体层中形成源区和漏区；去除所述假栅以形成栅极开口；经由栅极开口执行第二次背栅离子注入，在所述半导体衬底中形成背栅的第二掺杂区，所述第一掺杂区和所述第二掺杂分别形成背栅的下部区域和上部区域；在所述栅极开口中形成栅叠层。

本发明的MOSFET包括在半导体衬底中形成的背栅。在向背栅施加偏置电压时，产生的偏置电场穿过绝缘埋层作用在沟道上。该MOSFET可以通过改变背栅中的掺杂类型和掺杂浓度而实现对阈值电压的调节。而且，背栅的第二掺杂区与栅叠层自对准。结果，背栅在沟道下方靠近沟道区但远离源/漏区，因而一方面利用背栅与沟道区之间的电容耦合增强了调节阈值电压的效果，另一方面减小了背栅与源/漏之间的寄生电容而改善了器件性能。

在优选的实施例中，通过形成所述补偿注入区，且使所述补偿注入区的掺杂类型与所述背栅的掺杂类型相反，有利于利用所述补偿注入区调节所述背栅的掺杂情况(如使所述背栅中与所述补偿注入区的重合部分的掺杂浓度降低)，从而有利于灵活调节器件的阈值电压。

在半导体衬底上包括多个MOSFET时，可以使用公共的背栅并形成一个接触，从而可以节省用于为每一个MOSFET的背栅提供接触的芯片面积(footprint)。

附图说明

图1至13示意性地示出了根据本发明的第一实施例制造MOSFET的方法的各个阶段的截面图。

图14至16示意性地示出了根据本发明的第二实施例制造MOSFET的方法的附加阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。