[发明专利]平面电感器及其制造方法、半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种平面电感器及其制造方法、半导体器件及其制造方法。

背景技术

在CMOS射频集成电路(RFIC)的发展中，最为迫切的和最困难的是要发展高性能的新器件和新单元电路，它们是实现单片CMOS集成射频前端的基础。平面电感(Planar Inductor)器作为射频集成电路中的关键元件，是电路中最难设计和掌握的元件，它的性能参数直接影响着射频集成电路的性能。片上电感器能实现射频集成电路中电感的集成化。

片上平面电感器大多通过金属薄膜在硅衬底上绕制而成，相对于传统的线绕电感，片上平面电感器具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的CMOS工艺兼容。近年来随着移动通信向微型化、低功耗化发展，对制作与CMOS工艺兼容的高品质片上无源器件的研究也越来越多。

平面电感器中的寄生效应，如衬底的寄生电容、寄生电阻、金属导体的寄生电容、寄生电阻以及由于涡流损耗等效应而形成的寄生电阻等，都将会对电感器的性能产生影响。现有技术通过形成渐变的金属线宽及金属间距的平面螺旋电感器来降低平面电感器中的导体损耗。

在公开号为US20100141369A1的美国专利申请和专利号为5760456的美国专利中还可以发现更多与上述技术方案相关的信息。

在现有技术中，电感器的形成工艺通常包括：提供半导体基底，所述半导体基底包括绝缘介质层；在所述绝缘介质层上形成一定厚度的金属层；图案化金属层，形成金属线圈，所述金属线圈呈螺旋状分布。在专利号为94113747.3的中国专利文件中还可以发现更多有关电感元件的形成工艺的相关的技术方案信息。现有技术的电感器里，典型的方法是以铝(Al)用作金属化薄层，由它来形成电感器的螺旋状。

电感器的一项指标是品质因子(Quality Factor，以下简称Q)，品质因子Q的定义是：储存于电感器中的能量和每一振荡周期损耗能量的比值，电感器的品质因子Q越高，电感器的损耗越低、效率越高。集成电路的品质因子Q受到衬底本身寄生损失的限制，这种损失包括通过电感器本身金属层的高电阻。因此，为了达到高品质因子Q，电感器里的电阻应尽量小。减小电感器中电阻的一种技术是增加用来制造电感器的金属的厚度。为达到此目的，现有技术是将电感器布置在半导体衬底的顶层，这里金属化层比较厚，而且可以进一步的使其平面化。同时，将电感器布置得与衬底相距尽量远，以便减小由于与衬底相互作用而形成的至衬底之间的电容。尽管如此，这种结构并不能获得高的品质因子Q，而且它也没有优化降低电阻的能力。

像前面提到的，在现有技术的电感器里，铝金属化层被用来形成螺旋状形态。铝的使用可以加大电感器的电阻。例如，电感器可以包括多层铝层，各铝层之间通过金属栓塞进行电连接。现有技术用于连接铝层的金属栓塞的材料都为钨(W)。然而，在形成电感器时并不希望使用钨，因为钨的电阻比较大，这将减小了使用了钨的电感器的品质因子Q和总体效率。此外，由于钨的应力比较大，因此钨通孔的直径一般很小，现有技术中钨通孔的直径不大于2微米，这使得采用钨的电感器里的金属厚度不能显著增加。考虑到集肤效应，具有高品质因子Q的电感器的关键就是制造电阻低且直径大的通孔。

为了得到高品质因子Q的电感器，现有技术的电感器还可以包括多层铜层，即采用铜(Cu)作为金属化薄层，由它来形成电感器的螺旋状。此时，各铜层之间通过铜材料的金属栓塞进行电连接。但是由于铜的成本高，且铜的制造工艺复杂，因此此种方案的制造成本很高。

综上所述，需要一种在标准互连金属化结构里制作电感器的方法，同时也需要具有高品质因子Q的电感器结构。此外，还希望电感器的制造成本比较低。

发明内容

本发明解决的问题是提供一种平面电感器及其制造方法、半导体器件及其制造方法，以得到高品质因子Q的平面电感器，且其制造成本比较低。

为解决上述问题，本发明提供了一种平面电感器，包括：多个金属层，相邻两个所述金属层之间为介质层，所述金属层之间通过金属栓塞电连接，所述金属栓塞位于所述介质层中，至少除底层金属层外的所述金属层的材料与所述金属栓塞的材料相同且都为铝或铝铜合金。

可选地，所述底层金属层的材料为铝、银、铬、钼、镍、钯、铂、钛、钽和铜中的一种或多种。

可选地，所述金属栓塞的深宽比小于或等于1。

可选地，所述金属栓塞的直径大于或等于3微米。

可选地，至少除底层金属层之外的所述金属层的厚度大于或等于3微米。

可选地，所述金属栓塞的深度小于或等于3微米。