[发明专利]半导体装置及形成其电阻性结构的方法

说明书

技术领域

本发明系关于制作集成电路的领域，且尤系关于在包含金属栅极电极结构的复杂集成电路中的电阻器。

背景技术

在现代的集成电路中，数量极为庞大的个别电路组件(例如CMOS、NMOS、PMOS组件形式的场效应晶体管)是形成在单一芯片区域上。一般而言，这些电路组件的特征尺寸，会随着每一个新电路世代的到来而缩小，以在速度和/或电源消耗方面，提供高效能的现有集成电路。晶体管的尺寸缩小，就稳定地改进复杂集成电路(例如CPU)的装置效能而言，是非常重要的态样。尺寸的缩小通常会带来增加的切换速度，从而增强讯号处理效能。

除了为数甚多的晶体管组件外，多个被动组件(例如电容器和电阻器)，通常为基本电路布局所需，而形成在集成电路中。由于电路组件的尺寸减小，不仅个别晶体管组件的效能可能会改进，连他们的组装密度(packing density)也可能明显地增加，从而提供将增加的功能并入至给定的芯片区域内的潜力。为了这个原因，已经发展出来高度复杂的电路，其可包含不同类型的电路(例如，模拟电路、数字电路和类似物)，从而在单一芯片上提供整个系统(SOC)。

虽然晶体管组件为高度复杂的集成电路中的主要电路组件，并且，会实质地决定这些装置的整体效能，但被动组件(例如，电阻器)也可强烈地影响该整体装置效能，其中，这些被动电路组件的尺寸也必需根据该晶体管组件的缩减(scaling)而作调整，以免不当地消耗宝贵的芯片区域。此外，被动组件(例如，电阻器)也必需具有高度的准确性，以达到根据基本电路设计所严格设定的余裕(margin)。举例来说，即使在实质上数字的电路设计中，对应的电阻数值可能必需在严格设定的公差范围内，以免不当地促成操作上的不稳定性及/或增加的讯号传递延迟。举例来说，在精密的应用中，电阻器通常具有“积体式多晶硅(integrated polysilicon)”电阻器的形式，其可形成在隔离结构上方，以得到希望的电阻数值，而不会明显地产生寄生电容，如“埋藏式”电阻性结构(其可形成在主动半导体层内)中所可能发生的情况。典型的多晶硅电阻器可因此需要沉积基本多晶硅材料，其通常与沉积晶体管组件的多晶硅栅极电极材料相结合。在图案化该栅极电极结构的期间，电阻器也会形成，该电阻器的尺寸明显地与该多晶硅材料的基本特定电阻数值和掺杂物材料和浓度的类型有关，该掺杂物材料可并入至该电阻器中，以调整该电阻数值。一般而言，由于经掺杂的多晶硅材料的电阻数值可为该掺杂物浓度的非线性函数，因此，需要特定的布植制程(implantation process)，不论任何其它的布植序列(其为用来调整该晶体管的栅极电极的多晶硅材料的特性)为何。

此外，复杂集成电路的特征尺寸的持续性缩减，已造成场效应晶体管的栅极长度大约为50纳米或更小。不论是n-沟道晶体管还是p-沟道晶体管，场效应晶体管通常包含所谓的“pn结(pn junction)”，其可由高浓度掺杂区域(称为漏极和源极区域)与具有轻微浓度掺杂或未掺杂区域(称为沟道区域)之间的接口来加以形成，该沟道区域是邻近于该高浓度掺杂区域。在场效应晶体管中，沟道区域的导电性(也就是该导电性沟道的驱动电流能力)是由栅极电极所控制，该栅极电极是邻近于该沟道区域，并且通过薄绝缘层而与该沟道区域分离。在导电沟道由于施加适当的控制电压至该栅极电极而形成后，该沟道区域的导电性与该漏极和源极区域的掺杂浓度、该电荷载子的移动率、和(在给定的晶体管宽度下)该源极区域与该漏极区域之间的距离(也称为沟道长度)有关。