[发明专利]半导体装置及其制造方法

说明书

相关申请的交叉引用

本申请是基于并要求2011年3月25日提出的、在先日本申请No.2011-67631的优先权，其全部内容在此引用以作参考。

技术领域

本发明的实施方式涉及半导体装置及其制造方法。

背景技术

功率控制用的半导体装置作为电力电子学的关键设备而广泛使用。而且具备适于各种各样用途的结构。例如，在需要高速开关的用途中，希望高耐压和低通态电阻，还要求降低输入电容即栅·源间电容。

另一方面，为了拉低功率半导体装置的通态电阻而广泛应用槽形栅结构。而且，在槽形栅结构中，通过在1个沟槽的内部设置栅电极和源电极，能够实现高耐压和低通态电阻的特性。但是，在沟槽内部相接近地设置栅电极和源电极，使栅·源间的寄生电容增加。因此，需要一种能够降低沟槽结构中的栅·源间电容的半导体装置和实现该半导体装置的简便的制造方法。

发明内容

本发明的实施方式提供一种能够降低沟槽结构中的栅·源间电容的半导体装置及其制造方法。

本发明的实施方式涉及的半导体装置具备：第一导电型的半导体层；第一主电极，设置在上述半导体层的第一主面侧；第二主电极，设置在上述半导体层的第二主面侧；2个第一控制电极，设置在上述半导体层的从上述第一主面侧向上述第二主面的方向上形成的沟槽的内部，用于控制上述第一主电极与上述第二主电极之间流动的电流；以及第二控制电极，在上述沟槽的内部，设置在上述2个第一控制电极与上述第二主面侧的底面之间。上述2个第一控制电极在与上述第一主面平行的方向上间隔地设置，分别隔着第一绝缘膜与上述沟槽的内面相对置，上述第二控制电极隔着第二绝缘膜与上述沟槽的内面相对置。

本发明的实施方式能够提供一种降低了沟槽结构中的栅·源间电容的半导体装置及其制造方法。

附图说明

图1是示出第一实施方式涉及的半导体装置的剖面结构的模式图。

图2是模式地示出第一实施方式涉及的半导体装置的制造过程的剖视图。

图3是模式地示出接着图2的制造过程的剖视图。

图4是模式地示出接着图3的制造过程的剖视图。

图5是模式地示出接着图4的制造过程的剖视图。

图6是模式地示出接着图5的制造过程的剖视图。

图7是示出第一实施方式的变形例涉及的半导体装置的剖面结构的模式图。

图8是示出第二实施方式涉及的半导体装置的剖面结构的模式图。

图9是示出第三实施方式涉及的半导体装置的剖面结构的模式图。

具体实施方式

以下，关于本发明的实施方式，参照附图进行说明。再有，在以下的实施方式中，在附图中的同一部分上标记同一符号，并适当省略其详细的说明，关于不同的部分适当地进行说明。再有，在以下的例子中，设第一导电型为n型，第二导电型为p型进行说明，但也可以设第一导电型为p型，第二导电型为n型。

(第一实施方式)

图1是示出本实施方式涉及的半导体装置100的剖面结构的模式图。在此例示的半导体装置100是具有槽形栅结构的功率MOSFET。

半导体装置100例如具有：n型漏层5，设置在n型硅衬底3之上；和漂移层10，是n型半导体层。而且，在n型漂移层的第一主面10a侧的表面上设置有作为第一半导体区域的p型基区域7。并进一步在p型基区域7的表面上设置有作为第二半导体区域的n型源区域9。

在n型漂移层10的第一主面10a侧设置有作为第一主电极的源电极21。源电极21与p型基区域7和n型源区域9电连接。

另一方面，在n型漂移层10的第二主面10b侧设置有作为第二主电极的漏电极23。漏电极23例如与n型硅衬底3的背面相连地设置，隔着n型硅衬底3和n型漏层5与n型漂移层10电连接。

n型漂移层10的从第一主面10a侧向第二主面10b的方向上形成有沟槽13。将沟槽13设置成从n型源区域9的表面开始贯通p型基区域7直到n型漂移层10的深度。并且，在沟槽13的内部设置作为2个第一控制电极的2个栅电极30和作为第二控制电极的场电极20。

如图1所示，2个栅电极30在与第一主面10a平行的方向上间隔地设置，并分别隔着作为第一绝缘膜的栅绝缘膜15a与沟槽的内面相对置。并且，通过对形成在p型基区域7与栅绝缘膜15a之间的反转沟道进行控制，来控制在漏电极23与源电极21之间流动的电流。