[发明专利]一种叠层封装结构及制造方法

说明书

技术领域

本发明涉及微电子封装领域，特别涉及一种半导体芯片叠层封装结构及制造方法。

背景技术

封装体叠层技术(Package On Package)：在一个位于底部的封装件上再在依次叠加一个或多个与其相匹配的封装件，组成一个新的封装体。组成封装体叠层的封装件彼此相对独立，可以来自不同的供应商，可以进行单独测试，为系统设计者更大的设计自由度。这些技术优势使得封装体叠层技术在逻辑电路和存储器集成领域有广泛的应用，是业界的首选，主要用于制造高端便携式设备和智能手机使用的先进移动通讯平台。现在，终端消费者期望电子产品的功能更多，体积更小，速度更快，更便捷。这对封装级系统设计者来讲，这就要求越来越多的不同功能的芯片需要集成在同一封装体内，实现更复杂、更强大的功能。伴随着对复杂度、功能性、速度、功耗等方面的急剧上升的需求，POP封装体叠层技术在实现更薄、更小的互连节距方面面临较大的技术挑战。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是提供一种叠层封装结构以克服传统封装体叠层技术在小型化、互连节距方面面临的技术挑战。

(二)技术方案

为了解决上述技术问题，本发明提供了一种叠层封装结构，所述叠层封装结构包括多个层叠的封装衬底及每层封装衬底上装载的至少一个半导体芯片；所述半导体芯片与其所在层的封装衬底之间为电连接；

所述每层封装衬底上设有至少一个通孔，所述通孔中有导电金属柱，所述相邻层的封装衬底上位置相对应的导电金属柱之间通过电互连元件连接；

所述相邻的两层封装衬底之间具有与其间的半导体芯片相匹配的凹坑。

作为上述技术方案的优选，所述凹坑位于所述半导体芯片的上层封装衬底的下表面。

作为上述技术方案的优选，所述封装衬底的上表面设置有至少一层重新布线层，所述重新布线层与所述导电金属柱电连接，所述半导体芯片通过电互连元件或金丝压焊与所述重新布线层连接。

作为上述技术方案的优选，所述封装衬底为单晶硅或玻璃衬底。

作为上述技术方案的优选，所述导电金属柱与所述衬底的接触面之间设置有绝缘层，所述导电金属柱为铜、钨或重掺杂多晶硅。

作为上述技术方案的优选，所述电互连元件的材质为铜锡、金锡、银锡或铅锡。

作为上述技术方案的优选，所述半导体芯片为电子电路芯片、微机电子系统芯片或光电子芯片。

作为上述技术方案的优选，所述电互连元件为微焊球、焊盘、焊球、微凸点或焊垫。

本发明还提供了一种叠层封装结构的制造方法，包括步骤：

S1：对衬底贯穿通孔，并在所述通孔内制作导电金属柱；

S2：在所述衬底的上表面制作重新布线层及电互连元件；

S3：将芯片装配于所述衬底的上表面，并与所述电互连元件连接；

S4：对将位于上层的衬底其下表面制作与其下层衬底上装载的半导体芯片相匹配的凹坑；

S5：将各层衬底通过各自之间位置相对应的导电金属柱经电互连元件电连接，在最底层的衬底的下表面制作焊球，切割分离封装结构。

作为上述技术方案的优选，所述步骤S1具体包括：

光刻，制作通孔的光刻胶掩膜；采用深度反应离子刻蚀硅衬底直至穿通；

氧化衬底或离子体增强化学气相沉积使通孔内形成侧壁绝缘层；通过辅助晶圆，制作铜种子层；

粘和辅助晶圆和衬底，自底向上填充铜，剥离辅助晶圆，形成导电金属柱。

作为上述技术方案的优选，所述步骤S2中重新布线层的制作具体包括：在衬底的上表面沉积二氧化硅层，图形化二氧化硅层，形成与所述导电金属柱互连用的开口；沉积铜金属层，图形化铜金属层，制作互连结构；沉积二氧化硅层，图形化，形成电互连窗口；

所述步骤S2中电互连元件的制作具体包括：沉积下金属层、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，再去除光刻胶、多余的种子层及下金属层形成所述电互连元件；或者，沉积金属层，图形化，在所述重新布线层上制作压焊焊盘，所述压焊焊盘用于通过金丝压焊与所述半导体芯片电连接；再沉积下金属层、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，再去除光刻胶、多余的种子层、下金属层，形成所述电互连元件。

作为上述技术方案的优选，所述步骤S3中将半导体芯片装配于所述衬底的上表面之后还包括有机聚合物下填充的步骤。