[发明专利]封装基板

说明书

技术领域

本发明关于一种封装基板，特别是关于一种可在电源/接地网路平面内以及输入/输出(input/output，I/O)区域内承受高电流密度的覆晶封装基板。

背景技术

为了持续地微型化电子产品或通讯设备，并同时确保其具备多功能性，半导体封装必须符合尺寸小、连接引脚多、运作快速以及功能性强的特性。而为了同时增加输入/输出引脚数以及提升集成电路(Integrated Circuits，ICs)的效能，因此发展出覆晶封装技术。

覆晶封装技术是利用设置于芯片上的凸块，互连于封装介质，例如，封装基板，且覆晶是以面朝下的方式，通过最短的路径连接于封装基板。该技术不仅适用于单芯片封装；也适用于更高程度的或者集成程度的封装，其封装体更大；也适用于结构更复杂的封装，该封装体可容纳多个芯片，形成更强大的功能单位。面矩阵列式覆晶技术的优点在于可提升组件的互连密度，并且降低封装体内的互连所产生的电感。

图1为现有技术中覆晶封装基板的部分芯片安置面的俯视图。封装基板20具有芯片安置面。芯片安置面至少包括用于分布电源/接地网路200的中央区域201，以及包围中央区域201的周边区域202。输入/输出信号线可设置于周边区域202之中。电源/接地网路200包括梳状导电迹线(comb-shaped conductive trace)210以及梳状导电迹线220，且梳状导电迹线210以及梳状导电迹线220均设置于中央区域201。例如，梳状导电迹线210用以传输电源信号而梳状导电迹线220用以传输接地信号，反之亦然。

梳状导电迹线210与梳状导电迹线220互相呈指叉状排列。多个介层导孔(vias)212用以将梳状导电迹线210电连接至下层导电层，并且介层导孔212沿着梳状导电迹线210排列。多个介层导孔222用以将梳状导电迹线220电连接至下层金属导电层，并且介层导孔222沿着梳状导电迹线220排列。此外，多个凸块区域(bumping sites)(或凸块迹线(bumping traces))210a以及多个凸块区域220a分别沿着梳状导电迹线210及梳状导电迹线220排列。凸块区域210a、凸块区域220a用以与位于半导体芯片上相对应的凸块互连。

上述现有技术的缺点在于梳状导电迹线210和梳状导电迹线220具有较细的迹线(trace)宽度，因此不足以承受较大的电流密度。而为了解决上述缺陷，目前采用增加迹线宽度的方式。然而，这样的方式却会导致设置于凸块区域上的凸块在回焊处理后产生陷落，因此造成电路的短路。

发明内容

为解决如何既能承受较大电流密度又不会产生凸块在回焊处理后产生陷落的问题，本发明提供改良式的封装基板，以解决上述问题。

本发明提供一种封装基板，包括：导电图案(conductive pattern)，设于所述封装基板的芯片安置面上；至少一凸块区域，嵌入于所述导电图案中；以及至少一间隙，沿着所述凸块区域设置，以将所述凸块区域与所述导电图案的主体部分分隔开来。

本发明还提供一种封装基板，包括：第一梳状导电图案，设于所述封装基板的芯片安置面上；第二梳状导电图案，设于所述封装基板的所述芯片安置面上，且所述第一梳状导电图案与所述第二梳状导电图案彼此呈指叉状排列；至少一第一凸块区域，嵌入于所述第一梳状导电图案中；以及至少一第一间隙，沿着所述第一凸块区域设置，以将所述第一凸块区域与所述第一梳状导电图案的主体部分分隔开来。

本发明所提出的封装基板，由于间隙是沿着凸块区域而设置的，因此能减少或避免凸块陷落或短路的问题，凸块区域也能进一步地有效避免在现有技术中回焊处理所造成的短路问题。

附图说明

图1为现有技术中覆晶封装基板的部分芯片安置面的俯视图；

图2为根据本发明实施例的覆晶封装基板的部分芯片安置面的俯视图；

图3为沿着图2中切线I-I’的部分剖视图；

图4A、图4B为具有加宽的梳状导电图案的凸块区域的放大俯视图；

图5为根据本发明另一较佳实施例的将芯片(或半导体芯片)安装在封装基板后的剖视图。

具体实施方式

在下文中，将清楚地描述具体实施例的细节，以使本领域的技术人员可据以实施本发明。在不违背本发明宗旨的前提下，相关的具体实施例也可被加以施行，且对于其结构上、逻辑上以及电性上所做的改变仍属本发明所涵盖的范畴。