[发明专利]自对准工艺制备的半导体功率器件以及更加可靠的电接触

说明书

技术领域

本发明主要涉及半导体功率器件的结构和制备方法。更确切地说，本发明是关于通过自对准工艺制备半导体功率器件的器件结构和制备方法，通过在隐藏式沟槽中的硅化工艺实现，以减少所需的掩膜数量，进一步改善功率器件接线端的电触点。

背景技术

在半导体工艺中，尽管功率金属氧化物半导体场效应晶体管(MOSFET)已为人们所熟知，并且已经有许多关于沟槽MOSFET器件(例如沟槽FET、沟槽DMOS等)的专利说明和已发表的技术论文，但是在功率MOSFET器件的设计和制备领域中，仍然面临许多技术难题和制备限制。更确切的说，当需要更多的掩膜制备复杂结构的功率器件时，制备成本就会提高。并且当功率器件的结构特征进一步小型化时，改进技术带来的成本增加就会更加严峻。此外，随着尺度的缩小，功率器件的对准公差进一步缩小，常常会导致生产量降低以及可靠性问题不断增加，从而增加生产成本。基于上述原因，要制备尺寸更小、更精准的对准结构特点的功率器件，同时减少掩膜的数量以节省成本，半导体工业中技术一般的人员正面临着一项技术挑战。

在美国专利申请(US 2009/0020810)中，Marchant提出了利用化学机械平整化(CMP)方法，制备带有很少掩膜需要的沟槽MOSFET器件。图1A表示该器件的剖面图。然而，这种器件的栅极滑道沟槽需要使用一个额外的掩膜，并且在屏蔽栅极沟槽的情况下，屏蔽滑道电极还需要另一个额外的掩膜。

Tsui提出了另一个美国专利6489204，如图1B-1所示，首先分别利用硬掩膜薄SiO2和Si3N4薄膜14和15刻蚀沟槽，然后沿沟槽的上部侧壁，利用多晶硅插头21和SiO2和Si3N4薄膜14和15作为掩膜，进行带角度的植入源极区51。如图1B-2所示，除去SiO2和Si3N4薄膜14和15，在多晶硅插头22上方，沿沟槽的侧壁形成电介质垫片71，并植入P+本体接触区81。在图1B-3中，在源极和本体区51、81上，以及(栅极)多晶硅插头22上，形成硅化物接头91。然而，由于源极本体硅化物和栅极硅化物是同时形成的，因此这种方法可以形成栅极到源极的电路短路。垫片可能并不足以避免在栅极硅化物和源极/本体硅化物之间形成电桥和漏电通路。此外，本发明没有提出如何制备屏蔽栅极沟槽MOSFET，这种更加复杂的器件需要另外的工艺和方法。

因此，在功率半导体器件设计和制备领域中仍然需要研发制备功率器件的新型的器件结构和制备方法，以便解决上述难题与局限。

发明内容

本发明的目的是提供自对准工艺制备的半导体功率器件以及更加可靠的电接触，以减少所需的掩膜数量，进一步改善功率器件接线端的电触点。

为了实现以上目的，本发明是通过以下技术方案实现的：

一种半导体功率器件，包括：

栅极沟槽，具有凹陷的栅极电极，位于半导体衬底的顶部，在栅极沟槽之间具有基本水平的半导体突起；

本体区位于基本水平的半导体突起顶部，本体区接触突起中间处的顶面；

源极区位于半导体突起的顶部，邻近栅极沟槽侧壁的顶部；

源极/本体硅化物，在半导体突起的顶面，接触源极区和本体区；以及

电介质插头，形成在凹陷的栅极电极上方。

还包括一个屏蔽电极，位于栅极电极下方，并且一个电极间电介质分开屏蔽电极和栅极电极，因此该器件为屏蔽栅极沟槽MOSFET。

还包括一个宽沟槽，在宽沟槽的底部具有一个屏蔽电极，在宽沟槽中间屏蔽电极上方具有一个电介质突起，顶部电极在所述的电介质突起的两边。

还包括一个屏蔽电极接触，向下穿过电介质突起，接触屏蔽电极。

所述的屏蔽电极接触穿过电介质突起连接到源极金属上。

所述的宽沟槽中最靠近器件有源区的顶部电极处于栅极电势。

所述的宽沟槽还包括一个突起，所述的突起包括一个含有最靠近器件有源区的顶部电极的栅极总线。

还包括一个屏蔽电极接触沟槽，在屏蔽电极接触沟槽中没有栅极电极，并且屏蔽电极的顶部不如它在栅极沟槽中高，所述的屏蔽电极接触沟槽还包括一个屏蔽电极接触，向下延伸接触屏蔽电极。

还包括一个静电放电结构，所述的静电放电结构包括背对背源极-栅极二极管，由沟槽电极材料中交替的导电类型构成。

还包括在某些半导体突起顶部形成的肖特基二极管，所述的肖特基二极管也具有沿半导体突起顶部形成的硅化物。

所述的肖特基二极管在反向闭锁模式下具有结型势垒肖特基挟断效应以及金属氧化物半导体挟断效应。