[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及将形成在沟槽分离的SOI(Silicon on Insulator：绝缘体上硅)基板上的IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)内置的半导体装置及其制造方法。

背景技术

基于图10说明将形成在沟槽分离的SOI基板上的IGBT及其控制电路、驱动电路等内置的半导体装置。通过电介质分离层56等分离形成IGBT54和控制电路55等的P-型半导体基板51，隔着埋入绝缘膜52与P-型半导体基板53贴合，该P-型半导体基板53是与该P-型半导体基板51绝缘的支承基板。

在与埋入绝缘膜52邻接的P-型半导体基板51的底面部，在IGBT54形成区域形成有P+型埋入发射极层59a，在控制电路55等形成区域形成有P+型埋入层59b。在IGBT54形成区域形成有P+型发射极层60，该P+型发射极层60与P+型埋入层59a连接且在电介质分离层56等的侧壁延伸至P-型半导体基板51的表面并与发射极电极E连接。

IGBT54由N+型发射极层、P型基极层、与所述P+型发射极层60连接的发射极电极E、与P+型集电极层连接的集电极电极C、将P+型集电极层包围的N型漂移层及N-型漂移层、从N-型漂移层上至N+型发射极层上隔着栅极绝缘膜延伸的栅极电极G构成。

控制电路55由各种半导体器件形成，以NPN双极型晶体管和PNP双极型晶体管为代表进行图示。NPN双极型晶体管由与形成于P+型埋入层59b上的P-型半导体基板51的N+型发射极层连接的发射极电极E、与将N+型发射极层包围的P型基极层连接的基极电极B、将P型基极层包围的N型集电极层、与N+型埋入层连接的集电极电极C构成。

另外，PNP双极型晶体管由与P型发射极层连接的发射极电极E、与P型集电极层连接的集电极电极C、与将N型基极层包围的N+型埋入层连接的基极电极B构成。在该情况下，NPN双极型晶体管的N+型埋入集电极层等形成在自P-型半导体基板51表面进入内部数μm左右的区域。

在该图中的IGBT54中，与电介质分离层56、57邻接形成有发射极区域，在电介质分离层56、57之间的SOI岛的中央部分形成有集电极区域。在该构成中，由于集电极电流横向流动，因此沟道密度变低。因此，采用如下构成，即在SOI岛中央形成多个发射极区域以提高沟道密度，与电介质分离层56、57邻接形成集电极区域，使集电极电流纵向流动。

在该情况下，P+型埋入发射极层59a成为P+型埋入集电极层59a，但该P+型埋入集电极层59a的杂质浓度需要尽可能地提高以减小导通电阻。SOI岛内的P-型半导体基板51通过使用N-型半导体基板等成为N型漂移层。

该将形成在沟槽分离的SOI基板上的IGBT及其控制电路、驱动电路内置的半导体装置被公开在以下的专利文献1中。

专利文献1：(日本)特开平7-45699号公报

在专利文献1所记载的IGBT的变形例，即在SOI基板的岛的中央部形成发射极区域，在与电介质分离层56等邻接而构成集电极区域的前述IGBT中，如前所述，为了降低导通电阻，构成了将P+型埋入集电极层59a的杂质浓度进一步提高的结构。

根据上述结构，当IGBT54处于导通状态时，空穴自P+型埋入集电极层59a向N型漂移层的注入量增加，使低浓度的N型漂移层的导通电阻降低，因此对于所谓的电导调制效应而言是有利的。但是相反，存在如下问题：在IGBT断开时，过剩地被注入的空穴完全复合而消失所需的时间延长，从而导致关断特性劣化。

另外，在形成高耐压IGBT时，作为P-型半导体基板51优选使用氧等杂质浓度低的FZ晶片，但是，在半导体晶片的大口径化进展过程中，不得不使用CZ晶片来替换难以大口径化的FZ晶片。因此，从高耐压化和降低漏电流的观点来看存在问题。

另外，当形成在P-型半导体基板51内构成控制电路的NPN双极型晶体管的埋入集电极层等时，或者当形成电平移动电路所使用的高耐压结型FET的P型低浓度埋入层等时，需要在自P-型半导体基板51的表面进入内部数μm左右的区域形成。为此，需要具有高电流、高加速能量的离子注入装置，并且也需要用于防止在离子注入时产生结晶缺陷的对策。也需要应对因使用该P-型半导体基板51而引起的各种问题。