[发明专利]用于n型或p型沟道晶体管的层叠结构及平面反向电路

说明书

技术领域

本发明涉及具有高迁移率的量子阱沟道及对能带密度(density of states，DOS)具有设计的场效晶体管，尤其涉及一种能急遽变换沟道载子密度及漏极电流的互补式场效晶体管。

背景技术

公知的高迁移率金属氧化物半导体场效晶体管(MOSFET)为在高迁移率的块材中形成导电沟道(例如，参见Xuan et al.所发表的“High Performance submicron inversion-type enhancement-mode InGaAs MOSFETs with ALD Al₂O₃，HfO₂ and HfAlO as gate dielectrics，”IEDM Tech Dig.，p.637(2007))；或以高能隙半导体层包覆高迁移率的量子阱(例如，参见R.J.W.Hill et al.，“1μm gate length，In_0.53Ga_0.47As channel thin body n-MOSFET on InP substrate with transconductance of 737 μS/μm，”Electron Lett.，Vol.44，p.498(2008))。具有高迁移率的块材(例如In_0.53Ga_0.47As)的电子有效质量偏低(m_n＝0.044)，导致有效能阶密度(DOS∝m_n)偏低，而使装置的最大电流受到限制。一般的包覆层(cladded layers)，例如In_0.5Al_0.5As，仅具有稍微较高的质量(m_n＝0.086)，无法在量子阱的设计中实质上提升平均电子有效质量(unified electron effective mass)。

公知的金属氧化物半导体场效晶体管(MOSFET)为依靠电荷载子的热活化(thermal activation)，且在室温下的次临界摆幅(subthreshold swing)S需限制在60mV/dec以下。对于小尺寸的的互补式金属氧化物半导体导体(CMOS)装置来说，由于短沟道效应，S可轻易超过100mV/dec。因此，导致实质的源极-漏极漏电流，且过剩的功率消耗及所产生的热限制了小尺寸的CMOS电路的效能。

发明内容

为了解决上述问题，本发明实施例提供一种用于n型沟道晶体管的层叠结构，包括：一第一半导体层，具有一导带最低能阶E_C1；一第二半导体层，具有一分离的空穴能阶H₀一宽能隙半导体阻挡层，位于此第一及此第二半导体层之间；一栅极介电层，位于此第一半导体层上；以及一栅极金属层，位于此栅极介电层上；其中此分离的空穴能阶H₀低于此导带最低能阶E_C1，以施予零偏压至此栅极金属层。

本发明实施例亦提供一种用于p型沟道晶体管的层叠结构，包括：一第一半导体层，具有一分离的空穴能阶H₀；一第二半导体层，具有一导带最低能阶E_C2；一宽能隙半导体阻挡层，位于此第一及此第二半导体层之间；一栅极介电层，位于此第一半导体层上；以及一栅极金属层，位于此栅极介电层上；其中此分离的空穴能阶H₀低于此导带最低能阶E_C2，以施予零偏压至此栅极金属层。