[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，特别地涉及一种具有源区及漏区夹持形成为栅格状的栅电极彼此相邻地配置的晶体管的半导体器件。

背景技术

已知过去为了提高每单位面积的栅宽度(GW)的效率，而将栅电极形成为栅格状的MOS晶体管(例如，参照非专利文献1)。将此MOS晶体管称为栅格状(方格花纹)晶体管。

图1示出现有的栅格状晶体管1的示意性平面结构。栅格状晶体管1包括：形成为栅格状的栅电极2、和被栅电极2包围的扩散区。为了提高电路的精细密度，扩散区采用正方形的形状。扩散区构成源区3或漏区4，源区3及漏区4夹持栅电极2彼此相邻地配置。在源区3及漏区4中分别形成用于连接到金属布线的源极用接触点5及漏极用接触点6。

非专利文献1：Alan Hastings(著)，“The Art of ANALOG LAYOUT”、pp416-417，Chapter12

在栅格状晶体管1中，所有的源区3及所有的漏区4分别连接在共同的电极上。在栅格状晶体管1中，在背栅扩散层上方的第一金属层中，各源极用接触点5被连接在沿栅电极2的栅格向一个方向延伸的源极用金属布线上，此外，各漏极用接触点6被连接在沿栅电极2的栅格向同方向延伸的漏极用金属布线上。在第一金属层中，交替地形成源极用金属布线和漏极用金属布线。在第一金属层的上方的第二金属层中，多个源极用金属布线被连接在共同的源电极上，同样地，多个漏极用金属布线被连接在共同的漏电极上。

图2示出第一金属层中的金属布线的示意性配置的一例。如图所示，沿栅电极2的栅格向同一个方向延伸形成了源极用金属布线7及漏极用金属布线8，它们分别被连接在源极用接触点5及漏极用接触点6上。再有，在图2中，在此俯视图中省略了连接在位于上侧及下侧的漏极用接触点6上的漏极用金属布线8的图示。

形成源极用金属布线7及漏极用金属布线8，使它们具有以覆盖向其长度方向延伸的栅电极2的上方的方式形成的细长的矩形区域、和为了与各扩散区的接触点连接而从细长矩形区域向宽度方向突出的凸区域。为此，如图所示，金属布线的宽度，在有凸区域的部位变粗、在无凸区域的部位变细。特别地，如果以最高的细密度形成扩散区，则存在由于布局上的制约而不能向斜方向引出布线的情况。如此，由于在长度方向中金属布线的宽度变化，而使得窄幅的区域中的寄生电阻增加。金属布线的金属电阻被附加在MOS晶体管的输入输出电阻上。由于寄生电阻的增加导致了在晶体管的导通电阻上附加了布线的寄生电阻这样的总的导通电阻的增大、驱动能力的损失，而不优选。过去，虽然栅格状晶体管通过提高每单位面积的栅宽度(GW)的效率，有目的地导入使电路规模小型化，使晶体管的导通电阻降低、使驱动能力提高，但如果由于其金属布线电阻的增大、而使总的导通电阻增大，就不得不失去原有的优点。

发明内容

鉴于这种状况而进行本发明，其目的在于提供一种降低金属布线的电阻的半导体器件。此外，本发明的目的在于实现电子电路的小型化。

为了解决上述课题，本发明的某一方式的半导体器件具有晶体管，该晶体管包括：形成为栅格状的栅电极，被栅电极包围的源区及漏区，和沿栅电极的栅格的一个方向配置且通过接触点与源区及漏区连接的金属布线；源区及漏区夹持栅电极相邻地配置；源区及漏区分别被形成为在金属布线的长度方向上具有长边的长方形状。

(发明效果)

根据本发明，可提供一种具有降低金属布线的电阻的MOS晶体管的半导体器件。此外，根据本发明，可实现电子电路的小型化。

附图说明

图1是表示现有的栅格状晶体管的示意性平面结构图。

图2是表示第一金属层中的金属布线的示意性配置的一例的图。

图3是表示本发明的实施方式的开关电路的结构图。

图4是表示本发明的实施方式的半导体器件的示意性平面结构图。

图5是表示构成源区或漏区的扩散区的平面结构图。

图6是表示MOS晶体管的第一金属层中的金属布线的示意性配置的一例的图。

图7是表示由A-A截取图6的MOS晶体管的一部分剖面的图。

图8是VBUS-SW的电路图。

图9(a)是表示配置了20个晶体管单元时的第一金属层的示意性平面结构图，(b)是表示第二金属层的示意性平面结构图。

图10是表示第三金属层的示意性平面结构图。

图11是AUDIO-SW的电路图。

图12是表示实施方式的半导体器件的示意性平面结构的变化例的图。

图13是表示MOS晶体管的第一金属层中的金属布线的示意性配置的变化例的图。

(符号说明)