[发明专利]具有散热结构的绝缘体上硅衬底硅片及其制成方法有效

专利信息
申请号: 201010278735.2 申请日: 2010-09-10
公开(公告)号: CN101976660A 公开(公告)日: 2011-02-16
发明(设计)人: 李乐 申请(专利权)人: 上海宏力半导体制造有限公司
主分类号: H01L23/36 分类号: H01L23/36;H01L21/762
代理公司: 上海思微知识产权代理事务所(普通合伙) 31237 代理人: 郑玮
地址: 201203 上海*** 国省代码: 上海;31
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摘要:
搜索关键词: 具有 散热 结构 绝缘体 衬底 硅片 及其 制成 方法
【说明书】:

技术领域

发明涉及一种半导体结构,且特别涉及一种绝缘体上硅晶片上的散热结构及其制成方法。

背景技术

伴随集成电路制造工艺的不断进步,半导体器件的体积正变得越来越小,随之而来的是器件尺寸逼近物理极限时所产生的大量问题。这使得业界开始寻找除了单纯缩小器件尺寸以外的解决方法,来进一步提高器件性能。绝缘体上硅(SOI)作为一个重要的发展方向而被业界广泛研究和使用。相比传统体硅材料,SOI的特点在于,在表面很薄的一个单晶硅层下是一个绝缘层,主要是以氧化硅作为绝缘材料。绝缘层之下是传统的体硅材料,这一层的作用是对上面的结构起到机械支撑作用。SOI的机构在不改变器件尺寸的前提下,大大减小了器件的漏电流,降低了器件发热量,从而使器件性能大大提高。

但是,SOI具备这些优点的同时,也带来了散热方面的问题。单晶硅材料在25℃时的导热系数为83.5,而二氧化硅的导热系数仅为1.5~39。特别是在浅沟槽隔离(Shallow Trench Isolation,STI)结构工艺中,当STI完成后,器件就如同被一个由二氧化硅所形成的碗所盛放,热量无法有效的释放到衬底体硅材料中去,从而影响到器件的性能和可靠性。

图1所示为已知技术中SOI器件的结构示意图。

其中、SOI依次包括衬底层101、氧化掩埋层102和单晶硅顶层103。单晶硅顶层103又包括有STI104。金属层106利用层间介质层105间隔设置在单晶硅顶层103上,金属层106与单晶硅顶层103之间,利用金属接脚107进行电性连接。

如图1所示,由于SOI结构中包括氧化掩埋层102,其热传导能力远不如硅的热传导能力,因此,金属层106所产生的热量无法有效地释放到衬底体硅材料中去,从而影响到器件的性能和可靠性。

发明内容

本发明针对现有技术存在的缺点,在SOI衬底中形成金属接触孔,增大SOI衬底的导热能力。

为了达到上述目的,本发明提出一种具有散热结构的绝缘体上硅衬底硅片,用于在绝缘体上硅衬底上制作器件,绝缘体上硅衬底依次包括衬底层、氧化掩埋层、单晶硅顶层和层间介质层,具有散热结构的绝缘体上硅衬底硅片包括金属接触孔,金属接触孔贯穿层间介质层、单晶硅顶层和氧化掩埋层,与衬底层接触。

进一步说,在层间介质层上还包括:

金属层,层间介质层是作为金属层与单晶硅顶层之间的隔离层,金属接触孔延伸贯穿层间介质层,与金属层接触。

进一步说,单晶硅顶层中包括浅沟槽隔离,金属接触孔贯穿单晶硅顶层中的浅沟槽隔离。

进一步说,金属接触孔的材料为钨。

进一步说,金属接触孔的导热系数大于二氧化硅的导热系数。

本发明还提出一种具有散热结构的绝缘体上硅衬底硅片的制作方法,用于在绝缘体上硅衬底上制作器件,绝缘体上硅衬底依次包括衬底层、氧化掩埋层、单晶硅顶层和层间介质层,制作方法包括以下步骤:

自层间介质层打孔至衬底层;

在孔中沉积金属;以及

用化学研磨的方法去掉多余的金属。

进一步说,在自层间介质层打孔至衬底层步骤之前,还包括:

在单晶硅顶层中制作浅沟槽隔离。

进一步说,孔贯穿浅沟槽隔离。

进一步说,所沉积的金属的材料为钨。

进一步说,所沉积的金属的导热系数大于二氧化硅的导热系数。

本发明通过在SOI结构中制作导热系数大的金属接触孔,该金属接触孔贯穿了氧化掩埋层,从而消除了氧化掩埋层对于热量的阻挡,增大了SOI衬底硅片的导热能力,增强了器件的稳定性。在有的实施例中,金属接触孔还可以设置为穿透STI结构,从而能够消除STI结构对于热量的阻挡,增大器件的导热能力。具有散热结构的绝缘体上硅衬底硅片的制作方法简单、效用突出,能够广泛应用。

附图说明

图1所示为已知技术中SOI器件的结构示意图;

图2所示为本发明的具有散热结构的绝缘体上硅衬底硅片结构;以及

图3所示为具有散热结构的绝缘体上硅衬底硅片的制作方法流程图。

具体实施方式

为了更了解本发明的技术内容,特举具体实施例并配合所附图式说明如下。

图2为本发明的具有散热结构的绝缘体上硅(SOI)衬底硅片结构。其中SOI依次包括衬底层201、氧化掩埋层202和单晶硅顶层203。在硅片结构中,SOI上还包括层间介质层205设置在单晶硅顶层203上。

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