[发明专利]高K栅介电层的制作方法及形成MOS晶体管的方法

说明书

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及高K栅介电层的制作方法及形成MOS晶体管的方法。

背景技术

随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小。在MOS晶体管特征尺寸不断缩小情况下，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅极的栅极叠层结构被引入到MOS晶体管中。

为避免金属栅极的栅极金属材料对晶体管其他结构的影响，所述金属栅极与高K栅介电层的栅极叠层结构通常采用栅极替代(replacement gate)工艺制作。在该工艺中，在源漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极，所述伪栅极用于自对准形成源漏区等工艺处理。而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中依次填充高K栅介电层与金属栅极。由于金属栅极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了栅极金属材料不适于进行高温处理的问题。

然而，采用上述栅极替代工艺制作MOS晶体管仍存在着挑战。随着栅极长度的进一步缩小，这种问题更加严重。在该工艺形成的栅极堆叠结构中，所述栅极开口的垂直侧壁上同样覆盖有高K栅介电层，这导致源漏区与金属栅极间的寄生电容增加。而金属栅极不必要的寄生电容增加会影响器件开关速度。

为解决所述金属栅极寄生电容较大的问题，美国专利US6864145公开了一种通过在栅极开口垂直侧壁的栅介电层注入硅离子来降低所述栅介电层介电系数的方法。然而，所述硅离子不仅注入在栅极开口垂直侧壁的栅介电层中，还会同时注入到栅极开口底部的栅介电层中，这会破坏栅极开口底部栅介电层的介电性能，进而影响器件性能。美国专利US7148099则公开了另一种降低栅介电层介电系数的方法。在该方法中，需要预先在栅极开口中填满多晶硅或栅极金属材料，之后再以一定的角度注入硅离子，由于栅极开口中有多晶硅或栅极金属材料作阻挡，栅极开口底部栅介电层的介电性能不受注入影响。然而，所述多晶硅或栅极金属材料同时还阻挡硅离子注入到栅极开口垂直侧壁的栅介电层中，使得该位置的栅介电层仅有部分区域的介电系数得以降低，栅极寄生电容仍难以有效减小。

发明内容

本发明解决的问题是提供一种高K栅介电层的制作方法及形成MOS晶体管的方法，在不降低金属栅极底部栅介电层介电性能的同时，有效降低了金属栅极两侧栅介电层的介电系数，减小了栅极的寄生电容。

为解决上述问题，本发明提供了一种高K栅介电层的制作方法，包括：

提供半导体衬底，所述半导体衬底上形成有介电保护层，所述介电保护层中形成有栅极开口，所述栅极开口使得半导体衬底露出；

在所述栅极开口中依次形成初始介电层与牺牲层，所述初始介电层与牺牲层保形覆盖栅极开口；

在所述栅极开口中垂直注入金属离子，将栅极开口底部的初始介电层与牺牲层分别转变为高K介电层与合金层。

与现有技术相比，本发明具有以下优点：

高K栅介电层是通过在向栅极开口内的初始介电层注入金属离子形成的，且所述金属离子的注入方向垂直于栅极开口底面，这使得栅极开口垂直侧壁的初始介电层不会形成具有较高介电系数的高K栅介电层，也就避免了在金属栅极两侧形成较大的寄生电容而影响器件性能。

附图说明

图1是本发明高K栅介电层制作方法一个实施例的流程示意图。

图2至图6是基于本发明高K栅介电层制作方法形成MOS晶体管第一实施例的剖面示意图。

图7至图9是基于本发明高K栅介电层制作方法形成MOS晶体管第二实施例的剖面示意图。

图10至图12是基于本发明高K栅介电层制作方法形成MOS晶体管第三实施例的剖面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术的高K栅介电层制作方法中，为了降低栅极开口垂直侧壁栅介电层的介电系数，需要在所述栅介电层中注入硅离子。然而，所述硅离子的注入可能会降低栅极开口底部栅介电层的介电性能，或是由于栅极开口填充材料的阻挡而使得栅极开口垂直侧壁仅有部分栅介电层的介电系数能够被降低。