[发明专利]用于MOS器件的块状接触塞

说明书

技术领域

本发明一般涉及集成电路，更特别地，涉及金属氧化物半导体(MOS)器件和用于连接到MOS器件的接触塞。

背景技术

在现代集成电路中，半导体器件形成在半导体衬底上，并且通过金属化层连接。金属化层通过接触塞(contact plug)连接到半导体器件。同样地，外部焊盘也通过接触塞连接到半导体器件。

典型地，接触塞的形成工艺包括在半导体器件的上方形成层间电介质(ILD)，在ILD内形成接触开口，以及用金属材料填充接触开口。但是，随着集成电路尺寸按比例缩小需要的增大，上面讨论的工艺存在很多缺点。当水平尺寸(例如，相邻多晶硅线之间的PO-PO间距)不断收缩时，圆形接触塞的直径以及接触塞和硅化物之间的接触面积的直径也减小。ILD的厚度不是按照与接触塞的宽度减小相同的比例而减小。因此，接触塞的纵横比增大，导致接触形成工艺越来越困难。

集成电路的尺寸按比例缩小导致几个问题。首先，在其中不产生孔隙的情况下填充接触开口变得越来越困难。其次，接触塞经常与源极/漏极硅化物区域物理接触，因此产生接触电阻。然而，由于金属和金属硅化物之间的接触电阻通常很高，所以接触塞和下层硅化物区域之间的接触面面积的减小使得已经很高的接触电阻被进一步恶化。第三，形成接触开口的工艺窗口变得越来越窄。接触开口形成中的失准可引起短路或开路，导致产量损失。因此，接触塞的形成已经成为集成电路尺寸按比例缩小的瓶颈。

发明内容

根据本实施例的一个方面，一种集成电路结构包括半导体衬底；栅极层叠件(gate stack)，上覆半导体衬底；栅极隔离件，在栅极层叠件的侧壁上；第一接触塞，具有接触栅极隔离件侧壁的内缘，其顶面与栅极层叠件的顶面相齐；以及第二接触塞，在第一接触塞的上方并接触第一接触塞。第二接触塞的截面积比第一接触塞的截面积小。

还公开了其他实施例。

附图说明

为了更全面地理解本发明和其优势，将下面结合附图的描述作为参考，其中：

图1A到图6B为根据实施例的在集成电路结构制造中的各个中间阶段的截面图；

图7到图14为根据另一实施例的在集成电路结构制造中的各个中间阶段的截面图。

具体实施方式

下面，将详细描述本发明实施例的实施和使用。然而，应该认识到，本发明提供了很多可以体现为特定内容的多种变体的适用发明理念。所描述的特定实施例仅仅是实施和使用本发明的特定方式的说明，其并不用于限制本发明的范围。

根据实施例，提供了一种包括金属氧化物半导体(MOS)器件的新型集成电路结构及其制造方法。示出了制造实施例的中间阶段。然后讨论实施例的各种变体。贯穿各个视图和说明性实施例，使用相同的参考标号表示相同的元件。

图1A和1B分别示出了实施例的截面图和顶视图。参考图1A，形成MOS器件10。MOS器件10形成在半导体衬底12的表面，半导体衬底12可由众所周知的半导体材料形成，如硅、锗、锗化硅、砷化镓等。半导体衬底12也可以是块状硅衬底或绝缘硅(SOI)衬底。在半导体衬底12中形成浅槽隔离(STI)区域14并分隔用来在其上形成源极、漏极和栅极层叠件的有源区域16。MOS器件10还可包括源极区域和漏极区域(此后称作源极/漏极区域)18、轻掺杂源极/漏极(LDD)区域20和源极/漏极硅化物区域22。在有源区域16的上方形成包括栅极电介质26和栅电极28的栅极层叠件。如本领域技术人员所熟知，栅极电介质26可由氧化硅、氮化硅、氮氧化硅和/或高k介电材料形成。栅电极28可包括含硅部分(如，多晶硅)和在含硅部分顶部上的栅极硅化物(未显示)。栅极隔离件30形成在栅极层叠件的侧壁上。MOS器件10的所述部件的形成工艺是本领域的熟知技术，因此此处不再赘述。图1B示出了图1A中所示结构的顶视图。

图2A示出了层间电介质(ILD)32的形成，ILD32可选地被称作ILD132，这是由于它是合成的ILD的第一层。ILD1 32的形成工艺包括使ILD覆盖形成到比栅电极28的顶面高的水平面，然后执行化学机械研磨(CMP)来使ILD层平坦化以形成ILD1 32。ILD1 32的顶面可比栅极隔离件30和栅电极28稍高。ILD1 32可由氧化物、氮化物、氮氧化物和包括通过等离子增强化学汽相沉积(PECVD)、旋涂玻璃法(SOG)或其它电介质旋涂法(Spin-on-Dielectric，SOD)形成的碳基层、Si基层的低k介电层、或其组合形成。图2B示出了图2A中所示结构的顶视图。