[发明专利]微处理器及其执行方法

说明书

技术领域

本发明涉及一种微处理器的指令集结构，特别涉及一种将数据串存储在存储器的指令。

背景技术

程序一般使用x86指令集的REP STOS指令来清除(scrub)存储器，例如以“0”来填满存储器或者将大量相同数据写入至视频缓冲器。在寄存器ECX所指定将写入的数据量相对的大，使得许多快取列甚至是许多存储器的页面被写入。对于处理器而言，此目的是为了尽可能的快速执行写入。一般而言，被写入的存储器具有回写(write-back)存储器特性，即是其可写入且可快取。假使存储区域(即被写入的存储器区域)已命中于快取存储器，与存储区域未命中于快取存储器比较起来，REP STOS指令将更快速地执行。这是因为处理器必须分配未命中的快取列，即获得快取列的所有权(gain ownership)且将其由存储器读进快取存储器，这导致相对多的时间消耗。

发明内容

在一观点中，本发明提供一种微处理器，其通过一总线耦接一存储器。微处理器包括一快取存储器以及一攫取线指令。攫取线指令用以指定涉及该存储器的一快取列的一存储器地址。攫取线指令指示微处理器在总线上开始执行一零拍读取无效异动(zero-beat read-invalidate transaction)以获得该快取列的所有权。假使微处理器判断对快取列的一存储操作会引起异常处理程序，当微处理器执行攫取线指令时，微处理器放弃开始执行在总线上的零拍读取无效异动。

在另一观点中，本发明提供一种执行方法，由一微处理器执行。微处理器通过一总线耦接一存储器。此执行方法包括接收一攫取线指令以执行。攫取线指令用来指定涉及存储器的一快取列的一存储器地址。此执行方法也包括根据攫取线指令的接收，判断对快取列的一存储操作是否会引起异常处理程序。此执行方法还包括假使对快取列的一存取不会引起异常处理程序，开始执行总线上的一零拍读取无效异动(zero-beat read-invalidatetransaction)以获得快取列的所有权；以及假使对快取列的一存取会引起异常处理程序(exception)，则放弃开始执行在总线上的零拍读取无效异动。

附图说明

图1表示根据本发明实施例的微处理器；

图2表示图1的微处理器的操作流程图；以及

图3A-图3D表示图1中微处理器的操作流程图。

【主要元件符号说明】

图1：

100～微处理器；102～指令快取存储器；

104～指令转译器；

106～寄存器命名表(RAT)；

108～保留站；

112～执行单元与存储器次系统

114～引退单元；116～重排缓冲器(ROB)；

118～微码单元；122～填充队列；

124～数据快取存储器；

126～总线接口单元(BIU)；

128～控制逻辑单元132～宏指令

136～微指令；

134～处理器总线；138～寄存器(ECX/EDI)；

142～快速REP STOS微码常式；

图2：

202、204、206、208、212、214、216、218、222、224、226～步骤；

图3A-图3D：

302、304、306、308、312、314、316、318、322、324、326、328、332、334、336、338、342、344、346、348、352、354～步骤。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。

加速REP STOS指令(在此也称为重复数据串存储指令)的方法是在数据实际存储至快取列之前，分配存储区域的快取列。然而，本申请发明人认为，对于一长存储数据串所涉及到每一条(entire)快取列而言，来自系统存储器的快取列数据不被需要，因为处理器将存储至整条快取列。因此，不是执行一般总线周期来获得快取列的专用所有权，而是(图1的)微处理器100在(图1的)处理器总线134上执行零拍(zero-beat)读取无效(read-invalidate)异动(transaction)，由在此异动不具有数据周期且不需要实际对存储器存取，因此较为快速。再者，由于微处理器100知道其将以来自REP STOS指令的数据写入整条快取列，微处理器100可以早在实际存储操作之前执行此读取无效异动，使得存储指令到达(图1的)快取存储器124那时拥有该快取列。