[发明专利]微处理器及其执行方法

权利要求书

1.一种微处理器，通过一总线耦接一存储器，该微处理器包括：

一快取存储器；以及

一攫取线指令，用以指定涉及该存储器的一快取列的一存储器地址，其中，该攫取线指令指示该微处理器在该总线上开始执行一零拍读取无效异动以获得该快取列的所有权；

其中，假使该微处理器判断对该快取列的一存储操作会引起异常处理程序，当该微处理器执行该攫取线指令时，该微处理器放弃开始执行在该总线上的该零拍读取无效异动。

2.如权利要求1所述的微处理器，还包括：

一微码单元，包括一结构指令，该结构指令指示该微处理器重复地将一数据串存储至在该结构指令所指定的该存储器中的多个相邻位置；

其中，在该存储器中的这些相邻位置共同包括多个快取列，该微码单元包括用来指定多个存储器地址的多个攫取线指令，而这些存储器地址与这些快取列有关；以及

其中，该微码单元也包括多个存储指令，且这些存储指令以该数据串填充这些快取列。

3.如权利要求2所述的微处理器，其中，该微码单元更用来检测在引退一或多个这些存储指令之前该微处理器清除的一情况，使得其所有权通过该零拍读取无效异动而由该微处理所获得的一或多个这些快取列，没有按照被清除的这些存储指令来以该数据串来填充。

4.如权利要求3所述的微处理器，其中，该微码单元更用依据该情况的检测而以该数据串来填充，没有按照被清除的这些存储指令来以该数据串来填充的一或多个这些快取列。

5.如权利要求4所述的微处理器，其中，该微码单元还根据该情况的检测而将该数据串存储至该结构指令所指定的该存储器中的这些相邻位置的一标头部分，且该标头部分包括在该存储器中由该结构指令所指定的第一位置开始上至但不包括这些快取列中第一快取列的多个位置。

6.如权利要求3所述的微处理器，

其中，该微处理器根据在这些攫取线指令中用来指示对这些快取列的一快取列的一存储会引起异常处理程序的一攫取线指令，来清除该一或多个这些存储指令；以及

其中，被清除的这些存储指令在程序顺序上新于在这些攫取线指令中用来指示对这些快取列中的一快取列的一存储会引起异常处理程序的该攫取线指令。

7.如权利要求6所述的微处理器，其中，假使对这些快取列的该快取列的该存储将引起一结构异常处理程序，该微码单元将该数据串存储至这些快取列的该一快取列的多个相邻位置，直到该结构异常处理程序产生。

8.如权利要求7所述的微处理器，其中，该结构指令指定重复存储至该存储器内这些相邻位置的该数据串的一数据串尺寸，且该微码单元通过多个数据串尺寸存储指令来将该数据串存储至这些快取列的该一快取列的多个相邻位置，直到该结构异常处理程序产生。

9.如权利要求2所述的微处理器，其中，该微码单元配置来使得这些攫取线指令短暂地处于这些存储指令之前，以建立在这些存储指令各自试图以该数据串填充该快取列之前该微处理器已获得该快取列的优先权的高度可能性。

10.如权利要求2所述的微处理器，其中，该结构指令指定重复存储至该存储器内的这些相邻位置的该数据串的一尺寸，且每一该存储指令写入多于该结构指令所指定的该数据串的该尺寸的多个字节。

11.如权利要求2所述的微处理器，其中，该微处理器还保证在该结构指令的执行期间内，控制不会转移至系统软件，直到其所有权通过该零拍读取无效异动而由该微处理器所获得的这些快取列的每一快取列以该数据串来填充。

12.如权利要求1所述的微处理器，其中，假使该微处理器判断该快取列具有一写入组合存储器特性，当该微处理器执行该攫取线指令时，该微处理器更放弃开始执行在该总线上的该零拍读取无效异动。

13.如权利要求1所述的微处理器，其中，假使该快取列的存储器特性不是写入组合也不是回写，当该微处理器执行该攫取线指令时，该微处理器更放弃开始执行在该总线上的该零拍读取无效异动并产生一非结构异常处理程序。

14.如权利要求1所述的微处理器，其中，假使该攫取线指令的该存储器地址未命中在该微处理器的一转译后备缓冲区，当该微处理器执行该攫取线指令时，该微处理器更放弃开始执行在该总线上的该零拍读取无效异动并产生一非结构异常处理程序。