[发明专利]半导体存储器单元阵列以及半导体只读存储器单元阵列

说明书

技术领域

本发明涉及一种半导体存储器，特别涉及半导体只读存储器(read-only-memory，以下简称ROM)单元阵列结构。

背景技术

半导体ROM为一种固态存储器，其是制造有想要的数据永久地储存于其中。每一个存储器单元的“导通”或“关闭”状态是通过将存储器编程来设定。每一存储器单元可储存一二元位的数据，其根据一位线至存储器单元的接地(VSS)的路径是电性连接或电性隔离来表示“0”或“1”的一逻辑状态。

一般而言，设计人员喜爱简单的设计架构如单端电路(例如：反相器)来检测这些存储器单元的数据状态。举例来说，若连接至一ROM单元的位线在一读取周期中具有显著的压降(至一较低电压状态)，此状况可表示一逻辑状态“1”。若ROM单元的位线保持不变(例如：位于一较高电压)，此状况可表示一逻辑状态“0”。“0”以及“1”的定义也可互换。一般而言，此连接是通过检测到在位线上的一大量下拉(pull-down)来感应，其通常包含等候一大量周期以进行晶体管转换和/或稳定时间(settling time)来通过(elapse)。对高速ROM设计而言，美国专利字第6850427号使用差动感应(differentialsensing)与一单一晶体管元件来建立一差动信号在两条位线上。然而，单晶体管单元结构对未来的技术世代提供收缩挑战，例如OD最小面积(小岛)引起的光刻工艺范围以及整合问题。传统的ROM单元设计具有一OD长度，其仅延伸于两晶体管的一范围中。这样的布局产生与光刻印刷、图案升起(pattern lifting)、线端缩减、接点着陆(contact landing)以及CD均匀性有关的问题。随着单元尺寸持续缩减，光刻工艺范围也缩减。光刻工艺范围影响图案化以及有源区CDU，其影响读取电流以及Vt匹配稳定性。此是由于如前述的分配给小岛(最小面积)单元环境的紧密空间。当接点设置在一线端时，此传统的布局也具有着陆范围的问题。

如前述，单元状态通过一感应放大器来检测，此感应放大器对应将“开”或“关”状态转换至一逻辑“1”或一逻辑“0”或反之亦然。感应放大器可检测电压或电流。介于单元晶体管的“开”以及“关”状态之间的差异，电压或电流，应尽可能大，使得感应放大器可快速地且正确地检测状态。于一传统ROM单元中，差异主要地由单元晶体管的沟道宽度与沟道长度来决定。随着工艺技术进入纳米时代，单元晶体管的沟道宽度与沟道长度表示一大量敏感度至其布局环境，包含多晶硅间距效应(poly spacing effect，PSE)以及浅沟渠隔离(shallow-trench-isolation，简称STI)压力效应(LOD)及拉紧效应。这些效应可大量地影响沟道宽度以及沟道长度，并因此降低单元存储器感应范围。

于源极/漏极(S/D)区开孔(opening)的差异，如栅极间距所决定，将在存储器阵列中产生一不同的接合分布，并且因此影响效能特性如元件驱动电流、临界电压以及接合泄漏。此称为前述多晶硅或栅极间距效应(PSE)。此结果也为多晶间距规则或OD延伸规则的一函数。在一完整单元阵列中具有一相似的栅极环境于单元设计中是重要的。

近年来，浅沟渠隔离(STI)压力效应被观察。浅沟渠隔离于晶体管源极/漏极(S/D)区上引起一有压缩力的或有张力的压力。若S/D区至栅极的延伸规则太小，当与较长的延伸规则相比时，压力引起的Ion与Vt位移将极度地变化。因此，晶体管的效能将根据布局差异或光刻未对准引起的OD延伸不平衡而变化。此将产生导致在单元元件上较差的匹配效能以及在芯片速度上较宽的扩展。此结果也影响合格率(yield)。

增加晶体管尺寸(单元尺寸)或减少存储器的操作速度可补偿这些布局环境效应，然而这些修改影响产品成本和/或效能。

因此，需要一种改良ROM单元间的不匹配的改良的ROM单元结构与增加的效能，而不实质上地增加ROM阵列的尺寸或降低ROM阵列的速度。

发明内容