[发明专利]半导体装置及其制造方法无效

申请号：	201010135782.1	申请日：	2010-03-12
公开（公告）号：	CN101840932A	公开（公告）日：	2010-09-22
发明（设计）人：	疋田智之	申请（专利权）人：	夏普株式会社
主分类号：	H01L29/78	分类号：	H01L29/78;H01L29/43;H01L21/336;H01L21/28
代理公司：	中国专利代理(香港)有限公司 72001	代理人：	闫小龙;王忠忠
地址：	日本大阪***	国省代码：	日本;JP
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摘要：
搜索关键词：	半导体装置及其制造方法
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【说明书】：

技术领域

本发明涉及半导体装置及其制造方法，特别涉及用于使MOS晶体管高耐压化的技术。

背景技术

伴随着半导体装置的高性能化、高功能化，近年来搭载在半导体装置上的晶体管等的元件数飞跃地增加，要求尺寸的缩小化、微细化。这在液晶驱动器那样的要求高耐压的晶体管中也不例外。

在对晶体管的尺寸进行缩小化时，为了不产生所谓的短沟道效果，对栅极氧化膜进行薄膜化。可是，伴随着栅极氧化膜的薄膜化，电场(栅极电场)集中在栅极电极和漏极重合的部分，由于该高电场，电子从价电子带向传导带隧穿导致的泄漏电流(GIDL：Gate Induced DrainLeakage，栅极诱导漏极泄漏电流)增大的问题明显化。

作为解决上述问题的方法，历来使用如下技术(offset LOCOS，偏移区域性硅片氧化)，即，通过使位于栅极电极端部的下方的栅极氧化膜的膜厚比沟道区域上方厚，从而降低栅极电极端部的电场。可是，在该方法的情况下，由于是将栅极电极的端部配置在比栅极氧化膜厚的LOCOS氧化膜上的结构，所以作为元件整体需要非常大的占有区域。

为了解决这样的课题，提出有日本专利申请特开2004-47721号公报(以下，称为文献1)中记述的技术。在该技术中，如图8所示，通过设置用于使MOS晶体管的高浓度漏极区域73和硅化物81从栅极电极76隔离的偏移区域w1，从而使漏极区域73和栅极电极76的漏极侧端部之间的电场缓和，谋求上述泄漏电流的降低和高耐压化。

再有，在图8中，71表示元件分离绝缘膜，72表示漂移区域，73表示漏极区域，74表示源极区域，75表示栅极氧化膜，76表示栅极电极，77、78表示绝缘膜，81～83表示硅化物区域。

可是，在文献1记述的技术中，由于还是需要确保偏移w1，所以该偏移的量的尺寸扩大是不得已的，这一点成为晶体管尺寸缩小化的障碍。

发明内容

本发明鉴于这样的问题点，其目的在于实现一种高耐压MOS晶体管，该晶体管在能够实现泄漏电流的降低的同时，与现有技术相比进一步使元件尺寸缩小。

为了达到上述目的，本发明的半导体装置的第一特征在于，具有：

第一导电型的阱，在衬底上形成；

与所述第一导电型不同的第二导电型的第一和第二杂质扩散区域，在上述阱上隔着沟道区域形成；以及

栅极电极，跨越上述第一杂质扩散区域的一部分上方、上述沟道区域的上方、以及上述第二杂质扩散区域的一部分上方，隔着栅极氧化膜而形成，

上述栅极电极被掺杂为上述第二导电型，

在该栅极电极中，位于上述第一和第二杂质扩散区域的上方的电极端部的杂质浓度，与位于上述沟道区域的上方的部分的杂质浓度相比是低浓度。

根据本发明的上述特征，在栅极电极中，与位于沟道区域上方的部分相比，电极端部的杂质浓度降低。由此，对于栅极电极，能够抑制对晶体管的电气特性赋予影响的沟道区域上方位置的耗尽化，一边仅对电极端部使耗尽化进展。

由此，能够得到与在表观上仅在栅极电极的端部的区域中使栅极氧化膜厚膜化同样的效果，能够缓和同区域的电场集中。