[发明专利]物体制造缺陷的应用方法

说明书

技术领域

本发明涉及一种物品制造缺陷的应用方法。

背景技术

集成电路芯片(integrated circuit dies)的制造方法包括薄膜沈积、光罩对位、光微影及蚀刻等。在这些制造流程的中，每天每一道制程及设备都会让缺陷产生，以致于影响产品的合格率。产品的合格率跟芯片的成本有直接的关连性。

然而，集成电路设计公司(IC design house)对于他们的产品在制造阶段的合格率，没有相关连的知识或是不知道如何去掌控。所以直到设计公司接收到及测试完半导体制造厂(foundry fab)送来的晶圆后，设计公司才会知道发生低合格率错误的情况。如果晶圆或是封装品的合格率低于需求，则设计公司将面临到无法出货给客户及质量不佳的问题。要花费数个月才能将不足的量补足给客户。造成低合格率问题的工程原因也需要被挖掘出。

某些半导体制造厂已在研究缺陷对于产品合格率的影响，他们使用一缺陷扫瞄及检验机(defect scan and inspection tool)来产生缺陷的形状，并使用缺陷的形状来判断该缺陷是否产生严重错误(killing failure)以及降低产品合格率。但是缺陷的形状是以矩型来大约表示，通常大于缺陷的实际形状。如此会导致错误的判断。

因此，对于设计公司或是半导体制造厂而言，他们需要一个可以准确判断制造阶段产生的缺陷是否造成错误的方法，以期能够进一步预估产品的合格率。

于是，本发明有感上述缺陷可以改善，因此提出一种设计合理且有效改善上述缺陷的技术方案。

发明内容

有鉴于上述的问题，本发明提供了一种物体制造缺陷的应用方法，其可以准确地判断制造过程中的每一个缺陷是否在物品上造成错误。如此物品的合格率可被预估。

为达上述目的，本发明提供一种物体制造缺陷的应用方法，包括步骤如下：从一物体的制造过程取得一缺陷图像，该缺陷图像包括一缺陷及该缺陷周围的多个已制造出的电路图案；取得该缺陷的坐标；取得该物体的一设计规划图，该设计规划图包括多个设计电路图案；调整该缺陷图像及该设计规划图的单位尺寸为一致；从该缺陷图像中撷取出该缺陷的轮廓；依据该缺陷的坐标，将该缺陷的轮廓叠置于该设计规划图上；以及借助于分析该缺陷的轮廓与所述这些设计电路图案的重叠情形，来判断该缺陷是否在该设计规划图上导致一断路错误或一短路错误。

为达上述目的，本发明另提供一种物体制造缺陷的应用方法，包括步骤如下：从一物体的制造过程取得一缺陷图像，该缺陷图像包括一缺陷及该缺陷周围的多个已制造出的电路图案；取得该缺陷的坐标；取得该物体的一设计规划图，该设计规划图包括多个设计电路图案；调整该缺陷图像及该设计规划图的单位尺寸为一致；依据该缺陷的坐标，从该设计规划图中撷取出该缺陷周围的一局部设计规划图；从该缺陷图像中撷取出该缺陷的轮廓；将该缺陷的轮廓叠置于该局部设计规划图上；以及借助于分析该缺陷的轮廓与所述这些设计电路图案的重叠情形，来判断该缺陷是否在该设计规划图上导致一断路错误或一短路错误。

由此，本发明具有以下有益效果：

1、拥有物品的设计规划图的设计公司可以监控制造过程中的物品的缺陷情况，不用等到制造过程结束后。因此，如果缺陷造成了错误并且减少了物品(产品)的合格率，设计公司可以即时地知道。

2、缺陷的实际轮廓从缺陷图像撷取出，所以缺陷的错误判断更为准确。因此，缺陷对物品合格率的影响也可以更准确地估算。

3、当任何新缺陷图像产生时，本方法将会自动地执行。所以缺陷几乎可即时地被分析，以确保物体无任何潜在的错误被忽略掉。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明及附图，然而附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1为本发明的集成电路设计公司与半导体制造厂的互动示意图；

图2为本发明的物体制造缺陷的应用方法的第一较佳实施例的流程图；

图3为本发明的缺陷图像的示意图；

图4为本发明的设计规划图的示意图；

图5为本发明的缺陷图像叠置于设计规划图的示意图；

图6为本发明的缺陷的轮廓叠置于设计规划图的示意图；

图7为本发明的另一缺陷的轮廓叠置于设计规划图的示意图；

图8为本发明的又一缺陷的轮廓叠置于设计规划图的示意图；

图9为本发明的物体制造缺陷的应用方法的第一较佳实施例的另一流程图；

图10为本发明的物体制造缺陷的应用方法的第一较佳实施例的又一流程图；