[发明专利]制作具有多电极超低电感的多槽PN结电容器的方法

说明书

技术领域

本发明涉及电容器制作技术领域，尤其涉及一种制作具有多电极超低电感的多槽PN结电容器的方法，该方法是将刻槽后的PN结电容表面填平形成一个凸点，达到减小寄生电感，以提高电容的工作频率的目的。

背景技术

随着集成电路的工作频率越来越高，速度越来越快，电子系统中电路供电网络的噪声问题也越来越严重，这将会给整个电路带来很严重的危害，例如由于电源网络中的电感存在是电源不可能及时响应，从而使局部波形产生形变，信号完整性受到破坏。

另外，电路处于瞬态工作状态时，经常会有一个不稳定的脉冲经过该集成电路，使电路处于过冲等不稳定的状况，这种无论是电压的过冲或者是降低现象都会极大的影响电路，使该电路系统性能受损。对此，通常会在电源的输出端并联一个适当的电容，犹如水库的缓冲作用，可以大大减小负载等的波动对电源的影响，这就是退耦作用。

在许多地方，类似的方法用得很多，总的说可以稳定某处的电位，让波动成分“消化”在电容之中，别去影响受保护的电路部分。退耦电容器广泛地用于各种电子系统中，利用表面贴装电容的低特性和体积小，安装在集成电路附近，及时地向集成电路提供或者储存电能，降低噪声。从电路角度去看，包括去耦电容的供电网络是一个阻抗网络。集成电路可看成一个等效电流或电压源，为了使噪声最低，供电网络的阻抗应该尽可能的最小。在一定的频率范围内，加大去耦电容可以有效地减小网络的阻抗。

但是，在实际应用中，由于电容器固有的寄生电感和电阻，并且这些寄生参数随着频率的增大也会增大，尤其在高频高速，电容的这种退耦作用甚至会消失。并且通常大的电容体积也越大，所带来的寄生电感也越大。所以为了减少供电网络的阻抗，需要的理想去耦电容是电容值越大越好，寄生电感越小越好。体积也越小越好，以利于靠近集成电路的电源和接地入口。

为了实现在高频下的有效退耦，本发明者提出了利用半导体P区、N区界面处所形成的空间电荷区所具有的独特电容性质，使用传统的微电子工艺半导体制造技术，来实现大容值电容在硅上的集成，可减少普通电容带来的引线寄生参数。同时在硅基上刻糟，增大电容的有效面积，以增大电容量。使用该退耦电容可以替代传统的贴片电容器，可广泛应用于系统或封装中的中频退耦。但是由于该电容的表面多槽等实际状况，仍不可避免存在高频寄生电感，为了使该电容更好地应用于较高频率下的退耦，需要进一步减小该电容的寄生电感。

一个普通贴片电容的寄生电感主要由几个方面组成：(1)由于电容器需要通过引线与电路连接，由引线带来的寄生引线电感；(2)由于电极表面存在的电流，而电流必然带来电感，使电极表面分布有一个串联电感；(3)由于材料的介电损耗带来的电感。该PN结退耦电容可用Flip-Chip工艺实现器件与基板的最短连接，可最大限度减小引线寄生电感，同时由于材料的固有介质损耗带来的寄生电感不减小，所以要减小该电容的寄生电感只能从减少电容器电极表面寄生电感入手。

而决定这种等效串联电感(ESL)要物理原因是存在电流圈，电感的大小取决于电流圈的尺寸大小，当电流圈越小时，等效串联电感就越小。一般低的ESL可以通过更短更宽的封装减小封装的形状比例(长度与宽度之比)来实现，如0612片状电容的电感量小于1206片状电容的电感量。另外由AVX提供的一些低电感电容LICC(Low Inductance Chip Capacitors)可分别通过改变封装比例，或者采用叉指端子设计进而减小电流圈，使电流以相反的路径馈入，从而使部分电感相互抵消。

专利(US 6762368 Reducing inductance of a capacitor)提到将电容一个电极直接通过多个通孔与地连接，等效减小电极的有效面积，可有效减小电容的寄生电感，并且与地的通孔越多，电容的谐振频率越高，即等效串联电感越小。

本发明作者的申请号为200610167604.0的专利公开了一种埋入式电容超低电感设计，在电容的电极上设计多个连接点，是流入电极的电流尽可能抵销，从而使电容两电极之间的磁场尽可能的抵消，达到减小磁场的目的。