[发明专利]一种超低寄生ESD保护器件

说明书

技术领域

本发明涉及半导体集成芯片的保护电路，特别是指一种在不改变工艺条件的 情况下，利用多晶硅二极管进行电荷泄放的超低寄生ESD保护器件。

背景技术

在集成电路IC芯片的制造工艺和最终的系统应用中，都会出现不同程度的静 电放电Electrostatic Discharge(ESD)的事件。静电放电是在一个集成电路浮接的情 况下，大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns～ 200ns。此外，在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集 成电路中的输入级的栅氧化层。随着集成电路中的MOS管的尺寸越来越小，栅氧 化层的厚度越来越薄，在0.13um工艺时仅有2.6nm。在这种趋势下，使用高性能 的静电防护器件来泄放静电电荷以保护栅极氧化层不受损害是十分必需的。

静电放电现象的模式主要有人体放电模式(HBM)、机械放电模式(MM)、 器件充电模式(CDM)及国际电工委员会模型(IEC)四种。对一般集成电路产 品来说，通常要经过人体放电模式，机械放电模式以及器件充电模式的测试。为 了能承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐 受力的静电放电保护器件。为了达成保护芯片抵御静电袭击的目的，通常采用普 通的N⁺P(或P⁺N)二极管，栅极接地的MOS管(ggMOS)或者可控硅silicon controlled rectifier(SCR)器件作为ESD保护器件。

对于微弱小信号检测系统中的低噪声运算放大器，需要超低寄生的ESD保护， 而现有的ESD保护器件是直接基于衬底进行P区和N区的注入形成的，此种结构 无一例外的引入了极大的寄生电容和寄生电阻。寄生电容将耦合来自衬底的各种 噪声，淹没从输入端获取的微弱小信号；寄生电阻则引入了不确定的输入阻抗匹 配问题，使原本精心设计的高性能低噪声放大器的性能丧失殆尽。如图1所示， 现有的ESD电路保护系统在电路正常工作时，ESD器件处于断开状态，信号从PAD 12送入内部系统。当ESD信号通过PAD 12进入芯片，则ESD保护器件11开启， 进行静电泄放，只要ESD开启足够及时，泄放足够快，则芯片不会受到损坏。然 而，从图1中可以发现寄生电容13和寄生电阻14的存在。在微弱小信号检测系 统中，寄生电容13将会耦合来自衬底的噪声，而寄生电阻14则会影响阻抗匹配， 在高频及射频电子系统中，如果PAD 12和内部电路输入级没有良好的阻抗匹配， 则可能使输入信号发生部分反射，甚至全反射，以至于输入信号不能送入内部系 统。

传统的ESD保护器件，泄放能力各有优劣，但都与衬底联通，形成的寄生电 容不可避免的将衬底噪声耦合到内部芯片中，而形成的寄生电阻会在高频时影响 电路的阻抗匹配特性。传统的ESD器件保护的模型虽然有人做过研究，被称为衬 底电阻工程，但因为衬底电阻的参数提取至今尚未解决，不能准确的提供给电路 设计者，因此想利用传统的ESD保护器件去保护IC芯片(特别是高频芯片)，效 果欠佳。如果噪声和阻抗匹配问题严重的话，甚至会使设计卓越的芯片性能受到 极大影响。

发明内容

针对上述问题，本发明的主要目的在于提供一种新型的超低寄生ESD保护器 件，其仅存在超低寄生电容与寄生电阻，并可保证优越的泄放能力。

为达到上述目的，本发明所提供的一种超低寄生ESD保护器件，其特征在于 包括：一P型衬底，所述P型衬底上形成场氧化层，所述场氧化层上为多晶硅层， 所述多晶硅层上的一端为P+注入区，另一端为N+注入区，中间是本征区，在所 述P+注入区和N+注入区上间隔设置有多个接触孔。

上述本发明的技术方案中，所述本征区为直线形。

所述P+注入区和N+注入区以网格的方式交替注入构成，形成弓形的所述本 征区。

所述场氧化层以浅槽隔离法形成。

所述本征区上方设置有一自对准金属硅化物阻挡层。