[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，且特别涉及具有超晶格沟道(superlattice channel) 的隧道型场效应晶体管(tunnel field-effect transistors，tunnel FETs)。

背景技术

对于90纳米或90纳米以下的集成电路技术中，金属氧化物半导体 (metal-oxide-semiconductor，MOS)装置为决定性技术。依据栅电压Vg以及 源极-漏极电压Vds的状态，金属氧化物半导体装置可于线性区(linear region)、饱和区(saturation region)以及次临界区(sub-threshold region)等三个区 域下运行。次临界区域为当栅电压Vg小于临界电压Vt时的一区域。而次临 界摆幅(sub-threshold swing)显示了关闭晶体管电流的难易度，因而可作为判 定MOS装置速度与功率的重要指标。次临界摆幅可采用m*kT/q的函数表示， 其中m为相关于电容值的参数。在室温下，公知CMOS装置具有约 60mV/decade的次临界摆幅限制，其进而标定为运行电压VDD以及临界电 压Vt的限制。如此的限制起因于载流子(carriers)的漂移-扩散(drift-diffusion) 传输机制。基于上述理由，在室温下当今MOS装置的开关速度通常无法快 于60mV/decade。上述60mV/decade的次临界摆幅限制也适用于如鳍型场效 应晶体管(Fin FET)或于绝缘层上覆硅(silicon-on-insulator，SOI)装置上的超薄 体(ultra-thin body)MOSFET。然而，纵使其具有于沟道上的较佳栅控制能力， 位于SOI装置上的超薄体MOSFET或鳍型FET等装置上仅能达到接近但仍 不低于60mV/decade的限制。由于上述限制，未来的纳米装置便无法于低运 行电压时达到更快开关速度。

为了解决前述问题，便发展出隧道型场效应晶体管(tunnel FET)。图1A 示出了一公知隧道型场效应晶体管装置，其具有栅介电层166、栅电极168、 一重度掺杂的p型漏极区164、以及一重度掺杂的n型源极区162。漏极区 164通过注入p型掺质而形成，而源极区162则通过凹蚀基板163且于其内 外延地成长一半导体材料，并接着采用一n型掺质掺杂此半导体材料而形成。

图1B示出了对称的隧道型场效应晶体管装置，其包括为沟道区203所 分隔的一重度掺杂漏极区202与一重度掺杂源极区204。漏极区202包括硅， 而源极区204包括硅锗。沟道区203由本征硅(intrinsic silicon)材料所形成。 栅极208则控制了沟道区203。如图1B所示的隧道型场效应晶体管装置具 有kT/q的独立次临界摆幅与低的关闭(off-state)电流。然而，如此结构仅能改 善n沟道的隧道型场效应晶体管的开启电流(on-currents)，而无法改善p沟道 的隧道型场效应晶体管装置的开启电流。

前述的隧道型场效应晶体管装置也具有以下缺点。第一，上述装置具有 栅极漏电流的问题。而栅极漏电流为各隧道型场效应晶体管的关闭电流的一 部分，因而当基底电路进一步缩减时限制了其关闭电流的减少。再者，隧道 型场效应晶体管的开启电流仍不够高，因而不符合所需技术的需求。

因此，当今隧道型场效应晶体管并不适用极低功率消耗与非常高速等应 用方面，例如是移动(mobile)应用。因此便需要一种方法以改善开启电流并 降低MOSFET的漏电流。

发明内容

有鉴于此，本发明提供了一种半导体装置，以解决上述公知问题。

依据一实施例，本发明的半导体装置，包括：

一沟道区；一栅介电层，位于该沟道区之上；一栅电极，位于该栅介电 层之上；一第一源极/漏极区，邻近该栅介电层，其中该第一源极/漏极区具 有一第一导电性，而至少该沟道区与该第一源极/漏极区之一包括一超晶格结 构；以及一第二源极/漏极区，位于该沟道区内该第一源极/漏极区的相反侧， 其中该第二源极/漏极区具有一第二导电性，而至少该沟道区与该第二源极/ 漏极区之一包括另一超晶格结构。

依据另一实施例，本发明的半导体装置，包括：