[发明专利]具有化学机械抛光伪图案的半导体器件及其制造方法

说明书

技术领域

本发明涉及具有需抛光工序的图案区域的半导体器件及其制造 方法。

背景技术

最近，对高容量半导体存储器件的需求有所增长。对动态随机 存取存储器(dynamic random access memory，DRAM)来说尤其如 此。然而，由于在增加芯片尺寸方面的极限，DRAM容量的增加也 达到极限。芯片尺寸的增加减少了每片晶片上芯片的数量，从而造成 器件的生产率降低。因此，已投入许多努力来通过改变晶胞布局而减 小晶胞面积并将更多存储器晶胞集成到单个晶片上。由于这些努力， 晶胞结构从8F²布局变化到6F²布局。

此外，由于半导体制造技术已经得到发展，因此平坦化技术也 获得进步。在常规技术中，用传统的硼磷硅玻璃(borophosphosilicate glass，BPSG)回流技术来将层间介电膜平坦化。但是，最近几年已 采用化学机械抛光(chemical mechanical polishing，CMP)工序来改 善平坦化程度。

CMP工序的应用已在某种程度上改善了平坦化程度，但在获得 芯片内的高度的一致性方面是有局限性的。

也就是说，由于在晶胞(cell，又称为单元)区域和核心/外围电 路区域中的图案密度不同，因此在晶胞区域中对绝缘膜的抛光程度不 同于在核心/外围电路区域中对绝缘膜的抛光程度。这会产生使核心/ 外围区域的上部凹进的凹陷(dishing)现象。

图1a到图1c是示出制造包括CMP伪图案(dummy pattern)的 半导体器件的普通方法的剖视图。

参照图1a，在基板10中限定的晶胞区域和核心/外围电路区域 具有差别很大的图案密度。如图1b所示，如果对沉积于基板10上的 绝缘膜20执行CMP工序，则会发生凹陷现象。这是由于核心/外围 电路区域的图案之间的间隔较宽，从而形成盘形凹陷部。

在随后的工序中，如果在该凹陷的绝缘膜上沉积层，则会由于 凹陷部引起的高度差异而产生光学聚焦的不匹配，从而造成图案缺 陷。

为了避免产生该凹陷现象，在核心/外围电路区域中形成晶片开 放控制伪图案(wafer open control dummy pattern)作为CMP伪图案。 也就是说，如图1c所示，因为在核心/外围电路区域的未使用的空白 空间上形成晶片开放控制伪图案15，从而显著地减小图案之间的间 隔，因此可以克服该凹陷现象。

这样，由于CMP工序对于图案密度是敏感的，所以重要的是， 在设计步骤中将半导体器件设计为保持芯片内的图案密度的一致性。

然而，在半导体器件具有6F²布局的情形下，形成于晶胞区域中 的隔离(isolation，ISO)图案沿着斜线方向倾斜地布置，而形成于 核心/外围电路区域中的ISO图案以与8F²布局相同的方式与字线垂 直地布置。因此，从图2的测量结果可以看出，ISO工序后的晶片翘 曲根据晶片的位置而有所不同。如果晶片翘曲不一致，那么在ISO 工序后形成晶胞图案时蚀刻残留物会引起对准不良。特别是在形成闪 速存储器浮体栅极(floating gate，FG)时，该蚀刻残留物可能会造 成更大的问题。

为了克服这些缺点，如果核心/外围电路区域的图案和晶胞区域 的图案形成为彼此相似，那么可以在某种程度上改善晶片翘曲。然而， 在实际的设计步骤中，将核心/外围电路区域的图案改变成与晶胞区 域的图案相同是困难的。

发明内容

根据本发明的一个实施例，一种半导体器件包括：晶胞区域， 其包括以预定角度倾斜的第一图案；以及核心/外围电路区域，其包 括密度比所述晶胞区域的密度低的第二图案、以及以与所述第一图案 相同的方向或相同的角度倾斜的伪图案。

所述伪图案可以包括布置于晶片开放控制伪图案区域中的CMP 伪图案。

所述伪图案可以包括在矩形图案内以预定角度倾斜的至少一个 开放区域，所述矩形图案以与所述开放区域相同的角度倾斜，或者所 述伪图案可以包括以相同的高度平行地一体地形成的多个单位图案， 所述单位图案各具有以预定角度倾斜的开放区域并且所述单位图案 以与所述开放区域大致相同的角度倾斜。

所述伪图案的开放区域可以具有约5∶1的高宽比。