[发明专利]半导体集成电路器件及其制造方法

说明书

相关申请的交叉引用

包括说明书、说明书附图和说明书摘要、于2008年9月11日 提交的日本专利申请第2008-232882号的公开内容通过整体引用而 结合于此。

技术领域

本发明涉及一种半导体集成电路器件和用于制造该半导体集 成电路器件的技术并且具体地涉及有效地应用于制造包括精细半导 体元件和布线的半导体集成电路器件的技术。

背景技术

常规上，在半导体集成电路器件的布局设计中，功率馈给扩散 层在一个方向上延伸而构成所需电路的MOS晶体管布置于其间并 且这些晶体管被视为一个单元。例如在日本专利公开第2006-253375 号中描述了这样的单元布局的一个例子。另外，形成为在一个方向 上延伸的功率馈给扩散层可以称为“抽头(tap)”。

日本专利公开第11-135734号公开了一种技术，其中在具有二 极管(包括漏极区域和p型阱)的半导体器件中假设漏极区域中的 接触的一边与阱抽头区域中的接触的一边之间的距离是L1而漏极 区域中的接触的另一边与阱抽头区域中的其它接触的一边之间的距 离是L2，那么L2≥L1。通过设置这样的条件有效地防止了二极管中 的静电破坏而无雪崩击穿。

日本专利公开第2007-73885号公开了一种在包括多个基本单 元的半导体集成电路器件中实现多种类电源而无损于集成度的技 术。

日本专利公开第2006-228982号公开了一种技术，其中在布置 有多个标准单元(具有用于形成电路的电路扩散层)的半导体集成 电路器件中，如果按照预定间隔来布置并且利用互不相同的相位来 形成相邻标准单元的电路扩散层，则不连续地形成用于在有关相邻 电路扩散层的附近形成电源电势或者地电势的抽头扩散层。由此， 相对容易地实现图案的高度集成而不降低图案分辨率也不造成比如 相位差异这样的问题。

发明内容

由于形成半导体集成电路的个别电路单元的小型化近来已经 得以发展，所以不仅要将布置于电路单元中的半导体元件和布线小 型化而且要无浪费地利用电路单元的内部并且布置半导体元件和布 线。

单元的高度(单元在与抽头垂直的方向上的长度)取决于可以 在单元之上通过的布线的数目。特别地，它取决于第二层布线(M2 布线)与第三层布线(M3布线)之间的一致性。具体而言，它取决 于第二层布线(M2布线)的最小布线节距。例如在如图14中所示 的单元中，六个布线可以在抽头之间通过，并且该单元可以视为七 个布线(包括在抽头之一上方的布线)可以在其上通过的单元。这 样的单元被称为7个节距的单元。注意最小布线节距等于利用最小 特征尺寸来形成的第二层布线的宽度加上利用最小特征尺寸来形成 的布线之间的间距。这里在常规单元中，8个节距的单元或者9个节 距的单元已经是主流。本发明人已经尝试实现如图11中所示7个节 距的单元以便进一步减少芯片尺寸。当在高度小型化的电路单元中 布置半导体元件和布线时，本发明人已经发现如下有待解决的问题。

图11是形成上述半导体集成电路中所含逻辑电路的电路单元 的主要部分的平面图。

在电路单元区域中形成有栅极电极101、MISFET(金属绝缘 体半导体场效应晶体管)的源极/漏极形成于其中的有源区域102、 布线103、104以及用于将布线103、104电连接到有源区域102或 者栅极电极101的塞105、106和107。电路单元由这些部件形成。 布线104和连接到布线104的塞106是电源电势或者参考电势被供 应到的用于馈给功率的布线和塞。向这些布线104和塞106供应比 电连接到栅极电极101的布线103和塞105的电势更高的电势。另 外，为了馈给高电势，多个塞106按照相等间隔放置于布线104以 下。图12和图13是用于阐明这些栅极电极101、有源区域102、布 线103、104、塞105、106和107的配置以及与其它部件的连接状态 的平面图。图12仅图示栅极电极101、有源区域102以及塞105、 106和107，而图13仅图示布线103、104以及塞105、106和107。