[发明专利]集成电路结构

说明书

技术领域

本发明涉及集成电路，尤其涉及集成电路布局(layout)的最佳化。

背景技术

随着集成电路尺寸持续的缩减，集成电路装置变的更集成化，并且其应用了众多限制性的设计规范(design rule)，其关于布局设计(layout design)的主要限制。对于集成电路内通常采用的标准单元(standard cell)而言，这些限制性的设计规范造成了芯片使用区域的增加、自动配置与配线(auto placementand route)困难度的增加以及违反设计规范检验时等情形。

通常为了遵守限制性的设计规范，可采用以下几种方法，包括增加单元的区域以避免违反设计规范、采用更多的金属绕线以最小化设计规范的违反情形、增加芯片区域内的使用率以解决自动配置与配线问题、牺牲多晶硅的临界尺寸(critical dimension，CD)控制以降低第二金属化层(metallization layer2，M2)的使用率以及降低部分晶体管的尺寸至其期望值以降低第二金属化层内的使用率。

为了解释前述问题，图1A部分示出了一公知栅阵列装置(gate arraydevice)的布局情形，其包括了形成具有扩散区11B的p型金属氧化物半导体晶体管(下称PMOS晶体管)以及具有扩散区12B的n型金属氧化物半导体晶体管(NMOS晶体管)的多晶硅导线102。值得注意的是多晶硅导线102是扭曲的设置而具有数个转折。于小尺寸集成电路装置中，特别是于45纳米或以下的集成电路装置中，如此扭曲设置的多晶硅导线将造成临界尺寸的变化情形。另外，起因于设计规范的限制，如此转折的多晶硅导线也需要较多的芯片区域，以于这些多晶硅导线102之间以及各多晶硅导线102与其邻近元件之间形成适当空间。

图1B示出了一标准单元的公知布局情形，在此标准单元包括了内部连接于NMOS晶体管204的PMOS晶体管202。多晶硅栅极210则延伸于有源区206与208之上。内连接点212则位于PMOS晶体管202与NMOS晶体管204之间，且连接于多晶硅栅极210。金属导线214则内部连接了PMOS晶体管202的漏极与NMOS晶体管204的漏极。如图1所示的标准单元于极小型集成电路的应用时遭遇以下缺点。由于内连接点212与金属导线214紧邻地设置。因此对于极小型集成电路而言，介于内连接点212与金属导线214之间的距离逐渐变小，因此使得其布局情形违反了限制性的设计规范。另外，于多晶硅栅极210连接于内连接点212位置处的部分需要较其直接位于有源区206与208上的部分为宽，因此负面地影响了多晶硅栅极210的线宽均匀度。用于改善前述问题的其他方法包括将内连接点212偏移地设置于较左方之处(此法也称为多晶硅突出物法，poly jog)，或可将PMOS晶体管202与NMOS晶体管204的漏极的连接情形改由通过包括第二金属化层或更高层的金属化层而达成，因此金属导线214可不位于内连接点212所在的同一金属化层内。然而，上述方法(如多晶硅突出物法)要不是违反了其他设计规范，就是造成了不期望的第二金属化层使用率的提升。因此便需要新颖方法以解决前述问题。

发明内容

有鉴于此，本发明提供了新颖的集成电路结构，以解决前述公知问题。

依据一实施例，本发明提供了一种集成电路结构，包括：

一p型金属氧化物半导体(PMOS)晶体管，以及一n型金属氧化物半导体(NMOS)晶体管。该p型金属氧化物半导体(PMOS)晶体管包括：一第一栅电极；一第一源极；以及一第一漏极，而该n型金属氧化物半导体(NMOS)晶体管，包括：一第二栅电极，其中该第二栅电极与该第一栅电极为一栅电极导线的一部分；一第二源极；以及一第二漏极。于该p型金属氧化物半导体晶体管与该n型金属氧化物半导体晶体管之间未设置有其他晶体管。

上述集成电路结构还包括：一电源导线，连接该第一源极；一接地导线，连接该第二源极；以及一内连接点，电性连接于该栅电极导线。该内连接点位于包括该PMOS晶体管、该NMOS晶体管与介于该PMOS晶体管以及该NMOS晶体管间一区域的一金属氧化物半导体(MOS)对区域的一外侧部。该栅电极导线位于该MOS对区域上的该部为大体笔直。

依据另一实施例，本发明提供了一种集成电路结构，包括：