[发明专利]电容器制作方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种电容器制作方法。

背景技术

随着半导体器件的临界尺寸进入次100nm时代，对于传统的单晶体管单电容器(1T-1C)结构，电容器的电容和可靠性起着越来越重要的作用。增大电容器电容的做法通常有两个，一个是增加电容器上下极板间的相对面积，另一个是减小电容器上下极板之间的距离。目前半导体制作工艺中更多的采用增加电容器上下极板间的相对面积的方法来增加电容。

现有的1T-1C结构中电容器的制作方法参考附图1A至附图1F所示。参考附图1A，附图中100为层间介质层，贯穿所述层间介质层100的互连结构110用于连接1T-1C结构中的晶体管和电容器，通常，互连结构110的一端与形成在半导体衬底上的晶体管结构的源极或者漏极电连接，另一端与电容器的一个电极电连接，附图1A中，为了简便，省略了半导体衬底以及形成于半导体衬底上的晶体管结构。

所述的层间介质层100上，依次形成有刻蚀阻挡层120，第一绝缘层130以及第二绝缘层140，所述的第一绝缘层材料对于SC1，BOE等湿法刻蚀剂具有较大的刻蚀选择比，通常，希望其刻蚀选择比大于6∶1，例如第一绝缘层材料为掺磷的氟硅玻璃(PEBPSG)，第二绝缘层为掺磷的TEOS(PETEOS)，所述的TEOS是一种主要包含SiO₂的绝缘材料。所述的刻蚀阻挡层材料例如为氮化硅。随后，在所述的第二绝缘层140上形成掩膜层150，并刻蚀所述掩膜层150形成开口，所述开口的位置与互连结构120的位置对应。所述的掩膜层150的材料例如光刻胶，无定型碳，TiN，Al₂O₃或者无掺杂的多晶硅等。

随后，参考附图1B，以所述的掩膜层150为掩膜，依次刻蚀第二绝缘层140，第一绝缘层130至刻蚀阻挡层120，形成沟槽160，所述的沟槽160用于制作电容器。为了增加电容器的电容值，只能通过增加沟槽侧壁面积的做法，随着半导体器件的尺寸越来越小，只能通过增加沟槽深度的方法来增加其侧壁面积，因此，沟槽深度越做越大，如附图1B所示，所述沟槽的深宽比大于20∶1，因此，在刻蚀形成沟槽的工艺中，由于刻蚀工艺和刻蚀设备的限制，沟槽底部的宽度通常小于沟槽顶部的宽度。所述的刻蚀工艺例如高密度等离子体干法刻蚀，所述的刻蚀气体包括C₄F₆，C₃F₈，氩气和氧气。之后，去除所述的掩膜层150。

为了获取更高的电容器，通常会采用进一步扩大沟槽宽度尤其是沟槽底部宽度的做法，参考附图1C所示，采用湿法刻蚀工艺刻蚀所述的沟槽160，通常，要求所述的刻蚀剂对第一绝缘层的刻蚀速率远大于其对第二绝缘层的刻蚀速率，因此，经过所述的湿法刻蚀工艺，沟槽160底部的宽度增加远大于沟槽顶部的宽度增加，使沟槽底部的宽度基本等于沟槽的顶部宽度。所述的刻蚀剂例如SC1，SC1的主要成分为去离子水，双氧水，氨水，温度为60～100摄氏度，其对掺磷的TEOS和掺磷的氟硅玻璃的刻蚀选择比约为1∶10。

参考附图1D所示，进一步采用湿法刻蚀工艺刻蚀所述沟槽160，扩大沟槽的宽度和深度，从而增加沟槽的侧壁面积，本刻蚀工艺所采用的刻蚀剂对第一绝缘层的刻蚀速率远和第二绝缘层的刻蚀速率基本相同，因此，刻蚀之后，沟槽底部的宽度依然基本等于沟槽的顶部宽度。本步骤中所述的刻蚀剂例如BOE(buffered Oxide Etch)，BOE的主要成分为HF和NH₄F，可依不同比例混合，其对掺磷的TEOS和掺磷的氟硅玻璃的刻蚀选择比接近1∶1。

参考附图1E所示，刻蚀所述的刻蚀阻挡层120至层间介质层100，并暴露出所述互连结构110。