[发明专利]非易失性半导体存储器件

说明书

本申请基于2007年6月22日提交的在先日本专利申请No.2007-165366并要求该专利申请的优先权，该专利申请的全部内容以引用的方式并入本文中。

技术领域

本发明涉及非易失性半导体存储器件。

背景技术

非易失性半导体存储器、例如快闪存储器的存储单元的尺寸伴随存储器容量的大容量化而不断微细化。另一方面，对于存储单元，需要不使其耦合比降低。

作为提高存储单元的耦合比的技术，从器件结构方面出发，存在如下的结构：用控制栅电极覆盖例如浮置栅电极的沟道长度方向(与作为控制栅电极的字线所延伸的方向正交的方向)的侧面(以下称为三维单元结构)。

但是，在三维单元结构中，由于存储单元的微细化，相邻的二个单元间的干扰、绝缘膜对相邻二个单元之间的狭窄空间的埋入性等问题变得显著，如果考虑这样的问题，则与三维单元结构相比，更优选不用控制栅电极覆盖浮置栅电极的沟道长度方向的侧面的结构(以下称为二维单元结构)。

在二维单元结构中，为了提高耦合比，从材料方面出发，例如对于浮置栅电极与控制栅电极之间的电极间绝缘体，使用具有介电常数比SiO₂/SiN/SiO₂(以下称为ONO膜)高的高介电常数材料(所谓的高k材料)(例如参照日本特开2006-203200号公报)。

此处，必须注意的是，在二维单元结构中，要对电极间绝缘体施加高电场。换言之，对于电极间绝缘体，除了是高介电常数以外，在高电场区域中泄漏电流还必须要小。

该情况对于电荷陷阱层由具有电荷俘获功能的绝缘膜构成的存储单元、例如MONOS结构的存储单元也是相同的。即，对于电荷陷阱层和控制栅电极之间的阻挡绝缘体，必须是高介电常数，且泄漏电流在高电场区域中要小。

但是，在存储单元的微细化进行的过程中，目前为止对于具有这样的性质的材料没有进行充分的研究。

发明内容

本发明的例子的非易失性半导体存储器件包括：第1导电类型的半导体区域；在半导体区域内相互离开配置的第2导电类型的扩散区；配置在扩散区之间的沟道区域上的隧道绝缘膜；配置在隧道绝缘膜上的浮置栅电极；配置在浮置栅电极上的电极间绝缘体；以及配置在电极间绝缘体上的控制栅电极。电极间绝缘体包含镧系金属Ln、铝Al、以及氧O，镧系金属和铝的组成比Ln/(Al+Ln)取0.33至0.39的范围内的值。

本发明的例子的非易失性半导体存储器件具备：第1导电类型的半导体区域；在半导体区域内相互离开配置的第2导电类型的扩散区；配置在扩散区之间的沟道区域上的隧道绝缘膜；配置在隧道绝缘膜上的电荷陷阱层；配置在电荷陷阱层上的阻挡绝缘体；以及配置在阻挡绝缘体上的控制栅电极。阻挡绝缘体包含镧系金属Ln、铝Al、以及氧O，镧系金属和铝的组成比Ln/(Al+Ln)取0.33至0.39的范围内的值。

附图说明

图1是示出实施方式的非易失性半导体存储器件的剖面图。

图2是示出第1要素实验的结果的图。

图3是示出第2要素实验的结果的图。

图4是示出第1实施例的非易失性半导体存储器件的剖面图。

图5是示出第2实施例的非易失性半导体存储器件的剖面图。

图6是示出第3实施例的非易失性半导体存储器件的剖面图。

图7是示出第4实施例的非易失性半导体存储器件的剖面图。

图8是示出NAND单元构件的电路图。

图9是示出NAND单元构件的器件结构的剖面图。

图10是示出NOR单元构件的电路图。

图11是示出NOR单元构件的器件结构的剖面图。

图12是示出2晶体管单元构件的电路图。

图13是示出2晶体管单元构件的器件结构的剖面图。

图14是示出制造方法一个工序的剖面图。

图15是示出制造方法一个工序的剖面图。

图16是示出制造方法一个工序的剖面图。

图17是示出制造方法一个工序的剖面图。

图18是示出制造方法一个工序的剖面图。

具体实施方式

以下参照附图来详细描述本发明的非易失性半导体存储器件。

1.概要

本发明的主要部分，在作为电极间绝缘体或阻挡绝缘体使用了包含镧系金属Ln、铝Al、以及氧O的高介电常数材料的情况下，在于使高电场区域的泄漏电流为器件规格所要求的基准值以下的、镧系金属与铝的组成比。