[发明专利]半导体集成电路器件

说明书

相关申请的交叉引用

在此通过参考引入2008年4月30日和2007年6月11日分别提交的日本专利申请No.2008-118506和No.2007-153541的全部公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及半导体集成电路器件，更具体地，涉及有效应用于包括例如掩模型ROM(只读存储器)的非易失性存储器的系统LSI(大规模集成电路)的技术。

背景技术

本发明人研究了例如在装配在系统LSI中的ROM中的以下技术。

例如，存在装配在系统LSI中的ROM，其中ROM的字配置主要是中等规模和大规模的，并且为了获得稳定和高速的操作，存储单元阵列是互补位线结构，以通过差动读出放大器在高速进行读操作。互补位线结构的ROM包括存储单元、字线、互补位线以及与互补位线连接的差动读出放大器。每个存储单元包括一对第一和第二MOS晶体管，其分别具有与同一字线连接的栅电极。第一和第二MOS晶体管的一个源/漏电极分别与互补位线BL和BLB的相应位线连接。第一MOS晶体管的另一源/漏电极与施加有给定电压的电压信号线(共源线)连接，并且第二MOS晶体管的另一源/漏电极处于浮接状态。

作为在上述ROM中写数据的方法，存在这样一种方法，其中根据第一金属层和第二金属层之间的通孔的存在/不存在，在NMOS晶体管的源极或漏极中产生电连接的存在/不存在。另外，存在一种方法，其中根据扩散层和第一金属层之间的通孔的存在/不存在产生电连接的存在/不存在。

图18示出作为本发明的前提已研究过的ROM存储单元的配置的示例。图18是示出用于两位的存储单元及其连接的等效电路。以这种方式配置实际存储阵列，使得存储单元在根据所需字配置和列配置的阵列上布置和连接。在图18中，MC(1)和MC(2)中的每个对应于用于一位的存储单元，并且形成各自存储单元的MOS晶体管的栅极分别与字线WL0和WL1连接。另外，存储单元内的MOS晶体管的漏极与位线BLB和BL连接。存储单元内的晶体管对的任何一个源极通过布局图案上的接触层的设置而与共源线CS连接。即，ROM穿孔层是接触(CONTACT)层，并根据其上两个MOS晶体管的源电极的接触层的设置写入信息。通过连接共源线CS与任一晶体管的源极，当选择字线WL0和WL1的任一个时位线BLB和BL的任一个与共源线CS连接，从而使得可以在位线BLB或BL中引起电势改变以读取存储单元信息。更具体地，当使字线WL0为高电平并且使共源线CS为低电平时，已预充电到高电平的位线BL和BLB中BLB的电势下降。BLB中的电势改变被读出放大器放大，从而使得存储单元信息能够被读取。同样，当使字线WL1为高电平并且使共源线CS为低电平时，位线BL和BLB中BL的电势下降以读取信息。

图19(a)和图19(b)示出对应于图18中所示等效电路的用于两位的ROM存储单元的布局示意图。图19(a)是示出形成MOS晶体管的扩散层(Diffusion)、栅极层(GATE)、作为源极和漏极的引出电极的第一金属层(Metal1)以及连接扩散层与第一金属层的接触层(CONTACT)的布局图案的图示。位于中央部分的两个接触层和第一金属层是用于连接MOS晶体管的漏极与位线BL和BLB的层。位于中央部分的两侧的栅极层(GATE)分别形成字线WL0和WL1。此外，布置在其外侧的接触层和第一金属层是用于连接成对的上和下MOS晶体管的任一源电极与共源线CS的层。即，ROM穿孔层是接触(CONTACT)层，并且根据其上两个MOS晶体管的源电极的接触层的设置写入信息。在其外侧形成的栅极层是用于分隔相邻存储单元的MOS晶体管的分隔栅极。

图19(b)是示出图19(a)的上层的布局图案的示意图。位线BL和BLB由第二金属层(Metal2)形成，并通过过孔1(Via1)与作为下层MOS晶体管源电极的第一金属层连接。共源线CS也由第二金属层(Metal2)形成，并通过过孔1(Via1)与作为下层MOS晶体管漏电极的第一金属层连接。字线WL0和WL1由第三金属层(Metal3)形成。由图19(a)的栅极层形成的字线WL0和WL1以在图19(a)和图19(b)的布局中未示出的字分路图案(word shuntpattern)与由图19(b)的第三金属层形成的字线WL0和WL1连接。字分路图案根据字线电阻器减少的需要而规则布置，例如，每四位或八位。