[发明专利]半导体结构及其方法

说明书

技术领域

本发明总体上涉及半导体结构，并且更具体地涉及在同一衬底上包括具有压应力记忆的半导体器件和具有拉应力记忆的半导体器件的半导体结构及其制造方法。

背景技术

操控应力是改善金属氧化物半导体场效应晶体管(MOSFET)中少数载流子迁移率以及增大MOSFET的跨导(或者减小串联电阻)的有效方式，其在对MOSFET性能提供了显著增强的同时，只需要对半导体工艺处理的相对较少的改动。

当应力施加到半导体晶体管的沟道时，载流子的迁移率从它们在无应力半导体情况下的原始值发生改变，因而晶体管的跨导和导通电流也从它们在无应力半导体情况下的原始值发生改变。这是因为在沟道内施加的应力和对半导体结构产生的应变会影响带隙结构(即，破坏带结构的简并度)并改变载流子的有效质量。应力的效果取决于沟道平面的晶向、晶向内沟道的方向以及施加应力的方向。

在半导体工业中已经对单轴应力(即沿着一个晶向施加的应力)对于半导体器件的性能，尤其是MOSFET(或者简称为“FET”)器件性能的影响进行了广泛研究。对于利用了硅沟道的PMOSFET(或者简称为“PFET”)，受到沿着沟道方向(即空穴的移动方向或者将漏极连接到源极的方向)的单轴压应力，沟道中少数载流子(在这种情况下是空穴)的迁移率会增大。相反地，对于利用了硅沟道的NMOSFET(或者简称为“NFET”)器件，受到沿着沟道方向(即电子的移动方向或者将漏极连接到源极的方向)的单轴拉应力，沟道中少数载流子(在这种情况下是电子)的迁移率会增大。PMOSFET和NMOSFET之间对于用来增强载流子迁移率的应力类型的这些相反需求已经导致了这样的现有技术方法：其中将至少两种不同类型的应力施加到同一集成芯片上的半导体器件。

在现有技术中已公知MOSFET沟道上的“应力工程”或者“应变工程”的不同方法，这两种名称可以互换。

一组方法创建了“全局应力”，即从衬底产生的、施加到整个晶体管器件区域的应力。全局应力由诸如绝缘体上硅锗结构、SiGe应力释放缓冲层或者Si:C应力释放缓冲层之类的结构产生。

另一组方法产生了“局部应力”，即仅从局部结构施加到邻近沟道的局部区域的应力。局部应力由诸如应力衬垫、嵌入SiGe源极/漏极结构、嵌入Si:C源极/漏极结构、应力产生浅沟槽隔离结构以及应力产生硅化物之类的结构产生。已经报道：利用这些方法，半导体器件的导通电流增大了50％之多，而整体芯片速度增大了40％之多。

施加局部应力的方法是通常称为“应力记忆技术”的技术，根据该技术，将拉应力产生电介质膜沉积于将被施加拉应力的结构(例如，场效应晶体管)之上。在高温退火期间，拉应力产生膜将拉应力施加到下面的半导体器件。在退火后，施加到下面半导体器件的应力被冻结，或者“被记忆”，因此称为“应力记忆技术”。在去除了拉应力产生电介质膜后，下面的结构仍然保持记忆的应力。利用高度可拉伸氮化物膜作为应力产生膜已被成功地证实，从而沿着NFET沟道方向产生了约为2GPa的单轴拉应力。

由于压缩的氮化物膜在高温退火期间趋向于松弛，导致转移的应力仅是可以忽略的应力水平(例如，大小约为100MPa或者小于100MPa的压应力)，所以通过应力记忆技术产生压应力，即通过从压应力产生衬垫转移压应力来将压应力施加到半导体器件上，已被证实较为困难。

进一步地，已知应力记忆技术产生了约为3GPa或者小于3GPa的应力。由于带结构的改变与应力大小成比例，所以期待甚至更高的单轴应力水平，以增强两种MOSFET之一(即，PFET和NFET之一)的迁移率。

鉴于上述，需求一种将压应力转移到半导体器件(例如PFET)上的压应力记忆技术。

而且，需求一种半导体结构及其制造方法，其中通过利用双应力记忆技术，即在一种类型器件上的压应力记忆技术和在另一种类型器件上的拉应力记忆技术，p型和n型半导体器件都具有增强的少数载流子迁移率。

并且，需求一种结构及其制造方法，其中将更高水平的应力传递到两种场效应晶体管(即，PFET和NFET)的至少一种。

发明内容

本发明通过提供压应力记忆技术而解决了上述需求，在该技术中，将高水平的压应力在高温退火期间从压应力产生膜转移到下面的半导体结构上。

本发明进一步提供了半导体结构及其制造方法，其中压应力记忆技术和拉应力技术二者均被采用，以增强PFET和NFET的少数载流子迁移率。