[发明专利]半导体集成电路及其测试方法

说明书

技术领域

本发明涉及半导体集成电路及其测试方法。

背景技术

近年来，随着LSI(大规模集成)规模上已变得更大，LSI中嵌入 的PLL(锁相环)的数目已在增加。因此，LSI中嵌入的PLL的测试 时间已成问题地变得更长。

在下文中参考图8来解释测试LSI中嵌入的PLL的传统方法。在 图8中示出了示范性情况，其中，LSI 1000具有两个PLL，亦即第一 PLL 1001和第二PLL 1002。用于测试PLL的测试装置2000包括信号 发生器2001和信号测量装置2002。测试装置2000还包括开关2003和 2004。开关2003改变第一PLL 1001和第二PLL 1002之间从信号发生 器2001的连接。同样地，开关2004改变第一PLL 1001和第二PLL 1002 之间到信号测量装置2002的连接。

然后，为了测试LSI 1000中嵌入的PLL，首先，通过第一和第二 开关2003和2004将第一PLL 1001连接到信号发生器2001和信号测 量装置2002。在这种状态下，从信号发生器2001输出的具有频率ft 的时钟被输入到第一PLL 1001，并且在第一PLL 1001处将该频率用N 进行倍频。然后，在信号测量装置2002中测量从第一PLL 1001输出 的具有频率N×ft的时钟，并且第一PLL 1001的测试完成。接着，通 过改变开关2003和2004，将第二PLL 1002连接到信号发生器2001和 信号测量装置2002。在这种状态下，从信号发生器2001输出的具有频 率ft的时钟被输入到第二PLL 1002，并且在第二PLL 1002处将该频率 用M进行倍频。然后，在信号测量装置2002中测量从第二PLL 1002 输出的具有频率M×ft的时钟，并且第二PLL 1002的测试完成。

图9示出了图8中示出的电路的更加具体的例子。如图9所示， 选择器1004和1005分别连接到第一和第二PLL 1001和1002。在正常 的操作模式下，选择器1004和1005选择由OSC(振荡器)1003生成 的时钟，并且将这个时钟输入到第一和第二PLL 1001和1002。另一方 面，在测试模式下，选择器1004和1005选择由信号发生器2001生成 的时钟，并且将这个时钟输入到第一和第二PLL 1001和1002。进而， 第一和第二逻辑电路1006和1007连接到第一和第二PLL 1001和1002。 随着在正常模式下从第一和第二PLL 1001和1002输出时钟，第一和 第二逻辑电路1006和1007变得有效。进而，测试装置2000输出控制 信号，用于控制选择器1004和1005的切换。

然后，为了测试LSI 1000中嵌入的PLL，首先，通过开关2005 将第一PLL 1001连接到信号发生器2001，并且还通过开关2006将第 一PLL 1001连接到信号测量装置2002。与此同时，测试装置2000将 控制信号输入到选择器1004，使得由信号发生器2001生成的时钟被输 入到第一PLL 1001。在这种状态下，从信号发生器2001输出的具有频 率ft的时钟被输入到第一PLL 1001，并且在第一PLL 1001处将该频率 用N进行倍频。然后，在信号测量装置2002中测量从第一PLL 1001 输出的具有频率N×ft的时钟，并且第一PLL 1001的测试完成。接着， 通过改变开关2005，将第二PLL 1002连接到信号发生器2001，并且 还通过改变开关2006，将第二PLL 1002连接到信号测量装置2002。 与此同时，测试装置2000将控制信号输入到选择器1005，使得由信号 发生器2001生成的时钟被输入到第二PLL 1002。在这种状态下，从信 号发生器2001输出的具有频率ft的时钟被输入到第二PLL 1002，并且 在第二PLL 1002处将该频率用M进行倍频。然后，在信号测量装置 2002中测量从第二PLL 1002输出的具有频率M×ft的时钟，并且第二 PLL 1002的测试完成。