[发明专利]具有包括银的互连的半导体结构及其形成方法

说明书

技术领域

本发明大致上系关于集成电路之制作，且尤系关于连接集成电路中之电路组件的导电特征(electrically conductive feature)之形成。

背景技术

集成电路包括许多个别的电路组件，例如晶体管、电容器及电阻器。这些组件系通过导电特征而连接在一起，以形成复杂的电路，例如内存装置、逻辑装置及微处理器。通过增加每电路功能组件之数目以增加该电路之功能性及/或通过增加该等电路组件之运作速度，可改善集成电路之效能。特征尺寸(feature size)之减小让大量的电路组件得以形成于相同的面积上，因此，可增加电路之功能性，并且也可减少讯号传递延迟，故可能增加电路组件之运作速度。

随着集成电路的特征尺寸之减小，集成电路之电路组件需要更复杂的技术方能电性连接在一起。如果大量的电路组件系形成在相同的面积上，为了要能够容纳该导电特征，该导电特征之尺寸必须予以减小。此外，导电特征也可形成在彼此相互堆栈之复数个层中。

在现代集成电路中，较高的互连层(higher interconnect level)中之导电特征通常系由铜所制成。然而，如果铜扩散至其中形成有电路组件之硅衬底内，且并入(incorporate)至该硅衬底之结晶格(crystal lattice)内，则会产生深的杂质层(deep impurity level)。这种深的杂质层会导致电路组件(例如场效晶体管)之效能的降低。为了避免这种问题，电路组件与第一层导电线之间的电性连接通常由钨所制成。

一种依据目前技术形成半导体结构的方法将参阅图1a至图1b而加以描述。图1a显示半导体结构100于依据目前技术之制造方法之第一阶段中的示意剖面图。

半导体结构100包括衬底101，衬底101(可例如包括硅)包括场效晶体管102。场效晶体管102包括主动区103、源极区108和汲极区109。在依据目前技术之制造方法的范例中(其中，场效晶体管102为N型晶体管)，衬底101的材料可为P型掺杂的(P-doped)，而源极区108和汲极区109则可为N型掺杂的(N-doped)。相反地，在依据目前技术之制造方法的范例中(其中，场效晶体管102为P型晶体管)，主动区103可为N型掺杂的，而源极区108与汲极区109则可为P型掺杂的。因此，源极区108与主动区103之间的界面(interface)处和汲极区109与主动区103之间的界面处有PN过渡(PN transition)。

场效晶体管102进一步包括闸电极(gate electrode)105，闸电极105之侧面被侧壁间隔件结构107所包围，并通过闸极绝缘层(gateinsulation layer)106而与主动区103分隔。沟槽隔离结构(trench isolationstructure)104将场效晶体管102与半导体结构100中之其它电路组件予以电性绝缘。场效晶体管102可通过该领域中熟习技术者所已知的方法加以形成，包含离子布植(ion implantation)、沉积(deposition)、光微影术(photolithography)、蚀刻(etching)、氧化(oxidation)及退火(annealing)等先进技术。

介电材料层110系沉积于衬底101之上，层110可包括二氧化硅、氮化硅及/或氧氮化硅，并可通过已知的沉积技术(例如化学气相沉积(chemical vapor deposition，CVD)及电浆加强化学气相沉积(plasmaenhanced chemical vapor deposition，PECVD))来予以形成。层110之厚度可大于闸电极105之高度。在沉积层110后，可实施已知的平坦化工艺(例如化学机械研磨(chemical mechanical polishing，CMP))，以获得层110之平坦表面。

接触通孔(contact via)111、112、113系形成于层110中，为了这个目的，掩膜(mask)(未显示)系通过已知的光微影术方法而形成于半导体结构100之上，该掩膜将除了接触通孔111、112、113待形成之部分以外之其余部分的层110予以覆盖。之后，实施已知的各向异性蚀刻工艺(anisotropic etching process)(例如干式蚀刻工艺)，以将未被该掩膜所覆盖之层110予以移除。该蚀刻工艺之各向异性有助于获得接触通孔111、112、113的实质上系垂直的侧壁。